时钟幅度加倍电路

摘要

本发明公开了一种时钟幅度加倍电路，其两个电容的第一电极分别接正反相输入时钟信号，反相输出时钟信号通过NMOS管接地、通过PMOS管接第二电容的第二电极并受正相输入时钟控制；正相输出时钟信号通过NMOS管接地、通过PMOS管接第一电容的第二电极并受反相输入时钟控制。第一和第二电容的第二电极分别通过门极电压自举控制的PMOS管连接到电源电压，两个PMOS管的门极分别通过一个NMOS管接地以及一个PMOS管接对应的电容的第二电极并受对应的输入时钟控制，传输时两个PMOS管的门极电压为0，能有效传输；隔断时，门极电压为对应的电容的第二电极的升高后的电压，能完全隔断。本发明能在理想情况下实现时钟信号幅度加倍。

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种时钟幅度加倍电路。

背景技术

如图1所示，是现有时钟幅度加倍电路的示意图；现有时钟幅度加倍电路，包括：

第一NMOS管N0、第一PMOS管P0和第一电容C0，所述第一NMOS管N0的栅极、 所述第一PMOS管P0的栅极和所述第一电容C0的第一极板都连接正相输入时钟信号 CLK,所述第一NMOS管N0的源极接地，所述第一NMOS管N0和所述第一PMOS管P0的 漏极连接在一起并输出反相输出时钟信号CLKHB。

第二NMOS管N1、第二PMOS管P1和第二电容C1，所述第二NMOS管N1的栅极、 所述第二PMOS管P1的栅极和所述第二电容C1的第一极板都连接反相输入时钟信号 CLKB所述第二NMOS管N1的源极接地，所述第二NMOS管N1和所述第二PMOS管P1 的漏极连接在一起并输出正相输出时钟信号CLKH；所述第一PMOS管P0的源极连接所 述第二电容C1的第二极板，所述第二PMOS管P1的源极连接所述第一电容C0的第二 极板。

NMOS管NN0和NN1，NMOS管NN0和NN1的漏极都连接电源电压VDD，NMOS管NN0 的源极和NMOS管NN1的栅极都连接节点A，NMOS管NN1的源极和NMOS管NN0的栅极 都连接到节点B，其中节点A为所述第二电容的第二极板，节点B为所述第一电容的 第一极板。

由图1可知，现有电路的工作原理为，当正相输入时钟信号CLK为高电平如VDD、 反相输入时钟信号CKLB为低电平时，节点B也上升到VDD，节点B使NMOS管NN0开 启，由于NMOS管NN0开启时的Vgs必须大于等于其阈值电压Vtn，节点A作为NMOS 管NN0的源极，最大电压只能上升到VDD-Vtn，所以第二电容C1的两电极的电压差为 VDD-Vtn，此时，第一NMOS管N0打开，反相输出时钟信号CLKHB输出0电位；而当 正相输入时钟信号CLK切换为低电平、反相输入时钟信号CKLB切换为高电平即VDD 时，由于第二电容C1的两电极的电压差不会突变，节点A的电压会上升到2VDD-Vtn， 此时，第一PMOS管P0打开，反相输出时钟信号CLKHB输出节点A的电位即2VDD-Vtn。 由上可知，反相输出时钟信号CLKHB输出信号理想幅度为2VDD-Vtn。同理，正相输出 时钟信号CLKH输出信号理想幅度为2VDD-Vtn。Vtn为所述NMOS管NN0或NN1的阈值 电压。具体时序图请参考图2所示。可知，现有时钟幅度加倍电路并不能实现真正的 加倍，即输入时钟幅度为VDD时，输出时钟幅度并不能达到2VDD。

为提高输出时钟信号的幅度，现有技术中的NMOS管NN0和NN1使用阈值电压接 近于零的本征管，但其关断也不好，会损失幅度。

发明内容

本发明所要解决的技术问题是提供一种时钟幅度加倍电路，能在理想情况下实现 时钟信号幅度加倍。

为解决上述技术问题，本发明提供的时钟幅度加倍电路包括：

第一NMOS管、第一PMOS管和第一电容，所述第一NMOS管的栅极、所述第一PMOS 管的栅极和所述第一电容的第一极板都连接正相输入时钟信号,所述第一NMOS管的源 极接地，所述第一NMOS管的漏极和所述第一PMOS管的漏极连接在一起并输出反相输 出时钟信号。

第二NMOS管、第二PMOS管和第二电容，所述第二NMOS管的栅极、所述第二PMOS 管的栅极和所述第二电容的第一极板都连接反相输入时钟信号,所述第二NMOS管的源 极接地，所述第二NMOS管的漏极和所述第二PMOS管的漏极连接在一起并输出正相输 出时钟信号；所述第一PMOS管的源极连接所述第二电容的第二极板，所述第二PMOS 管的源极连接所述第一电容的第二极板。

第三PMOS管、第四PMOS管和第三NMOS管，所述第三PMOS管的漏极和所述第四 PMOS管的源极都接所述第二电容的第二极板，所述第三PMOS管的栅极、所述第四PMOS 管的漏极和所述第三NMOS管的漏极连接在一起，所述第三NMOS管的栅极和所述第四 PMOS管的栅极都接所述正相输入时钟信号，所述第三PMOS管的源极接电源电压，所 述第三NMOS管的源极接地。

第五PMOS管、第六PMOS管和第四NMOS管，所述第五PMOS管的漏极和所述第六 PMOS管的源极都接所述第一电容的第二极板，所述第五PMOS管的栅极、所述第六PMOS 管的漏极和所述第四NMOS管的漏极连接在一起，所述第四NMOS管的栅极和所述第六 PMOS管的栅极都接所述反相输入时钟信号，所述第五PMOS管的源极接电源电压，所 述第四NMOS管的源极接地。

进一步的改进是，所述正相输入时钟信号的低电平为0，高电平的电压值和所述 电源电压的值相等，所述反相输入时钟信号为所述正相输入时钟信号的反相信号；所 述正相输出时钟信号的低电平为0，高电平的电压值为所述电源电压的值的2倍，所 述反相输出时钟信号为所述正相输出时钟信号的反相信号。

本发明电路工作原理为，令高电平为电源电压，低电平为0V，当正相输入时钟信 号为高电平、反相输入时钟信号为低电平时，正相输入时钟信号会使第三NMOS管打 开从而使第三PMOS管的栅极接地，这样第二电容会被充电从而使节点A即所述第二 电容的第二极板的电位上升到VDD，此时第一NMOS管打开，反相输出时钟信号输出 0V的低电平；当正相输入时钟信号切换为低电平、反相输入时钟信号切换为高电平时， 节点A则会升高为2VDD，同时第四PMOS管打开使得第三PMOS管的栅极为节点A的高 电平即2VDD，第三PMOS管能够完全隔断，此时第一PMOS管打开，反相输出时钟信号 输出2VDD的高电平。正相输出时钟信号的工作原理也和反相输出时钟信号完全相同。

由上可知，本发明通过使用门极电压自举控制的P型管即第三PMOS管和第四PMOS 管传输VDD和隔断。传输VDD时，门极电压为0V即通过第三NMOS管或第四NMOS管 接地，P型管能够打开从而能有效传输；隔断时，门极电压为节点A或B升高(boost) 后的电压，能完全隔断，节点B为所述第一电容的第二极板。所以本发明的输出时钟 信号能够在理想情况下即没有寄生电容以及输出负载真正实现时钟信号幅度加倍的 效果，即从输入的VDD变成输出的2VDD。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有时钟幅度加倍电路的示意图；

图2是现有时钟幅度加倍电路的输入输出信号的时序图；

图3是本发明实施例时钟幅度加倍电路的示意图；

图4是本发明实施例时钟幅度加倍电路的输入输出信号的时序图。

具体实施方式

如图3所示，是本发明实施例时钟幅度加倍电路的示意图；本发明实施例时钟幅 度加倍电路，包括：

第一NMOS管N0、第一PMOS管P0和第一电容C0，所述第一NMOS管N0的栅极、 所述第一PMOS管P0的栅极和所述第一电容C0的第一极板都连接正相输入时钟信号 CLK,所述第一NMOS管N0的源极接地，所述第一NMOS管N0和所述第一PMOS管P0的 漏极连接在一起并输出反相输出时钟信号CLKHB。

第二NMOS管N1、第二PMOS管P1和第二电容C1，所述第二NMOS管N1的栅极、 所述第二PMOS管P1的栅极和所述第二电容C1的第一极板都连接反相输入时钟信号 CLKB所述第二NMOS管N1的源极接地，所述第二NMOS管N1和所述第二PMOS管P1 的漏极连接在一起并输出正相输出时钟信号CLKH；所述第一PMOS管P0的源极连接所 述第二电容C1的第二极板，所述第二PMOS管P1的源极连接所述第一电容C0的第二 极板。

第三PMOS管P2、第四PMOS管P3和第三NMOS管N2，所述第三PMOS管P2的漏 极和所述第四PMOS管P3的源极都接所述第二电容C1的第二极板，所述第三PMOS管 P2的栅极、所述第四PMOS管P3的漏极和所述第三NMOS管N2的漏极连接在一起，所 述第三NMOS管N2和所述第四PMOS管P3的栅极都接所述正相输入时钟信号CLK，所 述第三PMOS管P2的源极接电源电压VDD，所述第三NMOS管N2的源极接地。

第五PMOS管P4、第六PMOS管P5和第四NMOS管N3，所述第五PMOS管P4的漏 极和所述第六PMOS管P5的源极都接所述第一电容C0的第二极板，所述第五PMOS管 P4的栅极、所述第六PMOS管P5的漏极和所述第四NMOS管N3的漏极连接在一起，所 述第四NMOS管N3和所述第六PMOS管P5的栅极都接所述反相输入时钟信号CLKB，所 述第五PMOS管P4的源极接电源电压VDD，所述第四NMOS管N3的源极接地。

如图4所示，是本发明实施例时钟幅度加倍电路的输入输出信号的时序图，本发 明实施例电路工作原理为，以反相输出时钟信号CLKHB输出为例说明如下：令高电平 为电源电压，低电平为0V，当正相输入时钟信号CLK为高电平、反相输入时钟信号 CLKB为低电平时，正相输入时钟信号CLK会使第三NMOS管N2打开从而使第三PMOS 管P2的栅极接地，这样第二电容C1会被充电从而使节点A即所述第二电容C1的第 二极板的电位上升到VDD，本发明实施例的第三PMOS管P2的栅极电压自举控制为0V， 节点A的电压并不受到第三PMOS管P2的Vgs必须大于Vth的限制，所以相对于现有 技术中的节点A只能上升到VDD-Vtn，本发明实施例的节点A的电压在理想情况下能 上升到VDD；此时第一NMOS管N0打开，反相输出时钟信号CLKHB输出0V的低电平。

当正相输入时钟信号CLK切换为低电平、反相输入时钟信号CLKB切换为高电平 时，节点A则会升高为2VDD，同时第四PMOS管P3打开使得第三PMOS管P2的栅极为 节点A的高电平即2VDD，第三PMOS管P2能够完全隔断，所以本发明实施例能克服现 有电路中的NMOS管NN0和NN1使用阈值电压接近于零的本征管时其关断也不好、会 损失幅度的缺点；此时第一PMOS管P0打开，反相输出时钟信号CLKHB输出2VDD的 高电平。

正相输出时钟信号CLKH的工作原理也和反相输出时钟信号CLKHB完全相同。

由上可知，本发明实施例通过使用门极电压自举控制的P型管即第三PMOS管P2 和第四PMOS管P3传输VDD和隔断。传输VDD时，门极电压为0V即通过第三NMOS管 N2或第四NMOS管接地，P型管能够打开从而能有效传输；隔断时，门极电压为节点A 或B升高后的电压，能完全隔断，节点B为所述第一电容C0的第二极板。所以本发 明实施例的输出时钟信号能够在理想情况下即没有寄生电容以及输出负载真正实现 时钟信号幅度加倍的效果，即从输入的VDD变成输出的2VDD。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这 些也应视为本发明的保护范围。