用于IO接口的低频多相位差分时钟树型高速低功耗串行器

摘要

本发明属于集成电路技术领域，具体涉及一种用于IO接口的低频多相位差分时钟树型高速低功耗串行器。该串行器由采样电路、门级逻辑电路和缓冲器构成；采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。本发明高速串行器采用低频时钟并且避免了传统高速串行器采用的较多D型触发器，从而有效降低功耗；采样电路为门级逻辑电路将并行数据依次锁存为串行数据提供至少一个比特宽度的裕量，以减小串行输出数据的误码率；门级逻辑电路中的每个与非门、或非门的输出寄生电容较小，使串行输出数据速率大为提高。

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种用于IO接口的低频多相位差分时钟树型串行器。

背景技术

随着集成电路CMOS工艺尺寸不断减小，系统处理器的速度越来越快，对高速IO接口需求日益增加。高速串行器是高速IO接口重要组成部分，将低速并行数据转换成高速串行数据，克服了传统并行传输的缺点，包括复杂度高、封装管脚多、PCB板成本高。一个系统通常集成了许多芯片，所以高速串行器的优势更加明显，可以极大减小封装管脚数量，节约封装成本。

图1为传统高速8:1串行器，由2:1 MUX电路30~36和二分频电路37~39构成。时钟CLK是高频输入时钟，该时钟逐级经过二分频电路分频为两个相位差为90度的时钟CK_(N)S和CK_(N)SH（N=1,2,3）。这两个时钟为每一级的2:1 MUX电路提供采样时钟。D7~D0为低速并行输入数据，OUT为高速串行输出数据。图2为2:1 MUX电路，由D型触发器40~42和2:1选择器43构成；图3为二分频电路，由2:1选择器44~45和反相器46构成。图4为D型触发器，由2:1选择器47~48构成。传统高速串行器中的每个2:1 MUX电路的输出寄生电容较小，有利于数据高速传输。但传统高速串行器功耗较大，因为采用了高频时钟和较多的D型触发器。

发明内容

本发明的目的在于提供一种功耗小、数据误码率低的用于IO接口的低频多相位差分时钟树型高速低功耗串行器。

本发明提供的高速低功耗串行器，采用低频多相位差分时钟树型结构，将低速并行数据转换成高速串行数据。其由采样电路、门级逻辑电路和缓冲器构成；其中，采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。参见图5所示。

设时钟CLK₁~CLK₄和CLK_1B~CLK_4B为外部锁相环产生的低频多相位差分时钟；D7~D0为低速并行输入数据，OUT为高速串行输出数据；串行器的电路连接关系如下：并行数据D7~D0分别接在D型触发器1~8的输入端D，时钟CLK_4B接在D型触发器1~4的输入端CK，时钟CLK₂接在D型触发器5~8的输入端CK；D型触发器1~8的输出端Q分别接在与非门9~16的输入端a；时钟CLK₁和CLK_2B分别接在与非门9的输入端b和c，时钟CLK₂和CLK_3B分别接在与非门10的输入端b和c，时钟CLK₃和CLK_4B分别接在与非门11的输入端b和c，时钟CLK₄和CLK₁分别接在与非门12的输入端b和c，时钟CLK_1B和CLK₂分别接在与非门13的输入端b和c，时钟CLK_2B和CLK₃分别接在与非门14的输入端b和c，时钟CLK_3B和CLK₄分别接在与非门15的输入端b和c，时钟CLK_4B和CLK_1B分别接在与非门16的输入端b和c；与非门9和10的输出端o分别接在与非门17的输入端a和b，与非门11和12的输出端o分别接在与非门18的输入端a和b，与非门13和14的输出端o分别接在与非门19的输入端a和b，与非门15和16的输出端o分别接在与非门20的输入端a和b；与非门17和18的输出端o分别接在或非门22的输入端a和b，与非门19和20的输出端o分别接在或非门23的输入端a和b；或非门22和23的输出端o分别接在与非门21的输入端a和b；与非门21的输出端o接在缓冲器24的输入端，缓冲器24的输出端为高速串行数据OUT。

本发明采用的时钟为外部锁相环提供的低频多相位差分时钟，而传统串行器采用高频时钟并逐级分频。根据动态功耗公式                                                ，本发明设计的高速串行器的时钟功耗低于传统高速串行器的时钟功耗。

本发明采用的采样电路中，时钟CLK_4B上升沿触发采样高四位并行数据D7~D4，时钟CLK₂上升沿触发采样低四位并行数据D3~D0。该采样电路为门级逻辑电路将并行数据依次锁存为串行数据提供至少一个比特宽度的裕量，从而减小串行输出的数据误码率。

本发明采用的门级逻辑电路中，每个与非门、或非门的输出寄生电容较小，从而串行输出数据速率达到很高。本发明设计的高速串行器避免了传统高速串行器采用较多D型触发器，从而有效降低了功耗。

具体分析并比较传统高速串行器和本发明设计的高速串行器的功耗。为了方便计算功耗，将串行器中每个模块的电流归一化至2:1选择器的电流。I_DIV、I_M、I_DFF、I_S、I_INV、I_NAND、I_NOR、I_B、I_SC、I_GC、I_{tree_tra}、I_{tree_pro}分别代表二分频电路、2:1 MUX电路、D型触发器、2:1选择器、反相器、与非门、或非门、缓冲器、采样电路、门级逻辑电路、传统串行器、本发明设计的串行器所消耗的电流。

针对传统高速8:1串行器，一个D型触发器由两个2:1选择器构成；一个二分频电路由两个2:1选择器和一个反相器构成；一个2:1 MUX电路由三个D型触发器和一个2:1选择器构成；整体串行器由七个2:1 MUX电路和三个二分频电路构成。反相器的功耗发生在信号翻转的时刻，该时间很短；而2:1选择器的功耗发生在信号为高电平或低电平的时刻，始终只有一条支路导通，该时间比反相器信号翻转的时间长，所以一个反相器的电流小于一个2:1选择器的电流。但为了方便计算，假设一个反相器的电流约等于一个2:1选择器的电流。传统高速8:1串行器中每个模块及整体消耗的电流推导如下：

                            (1)

                 (2)

                        (3)

针对本发明设计的高速8:1串行器，一个D型触发器由两个2:1选择器构成；采样电路由八个D型触发器构成；门级逻辑电路由十三个与非门和两个或非门构成；缓冲器由两个反相器构成；整体串行器由采样电路、门级逻辑电路和缓冲器构成。反相器、与非门、或非门的功耗都发生在信号翻转的时刻，该时间很短；而2:1选择器的功耗发生在信号为高电平或低电平的时刻，始终只有一条支路导通，该时间比反相器、与非门、或非门信号翻转的时间长，所以一个反相器、一个与非门、一个或非门的电流都小于一个2:1选择器的电流。但为了方便计算，假设一个反相器、一个与非门、一个或非门的电流都约等于一个2:1选择器的电流。本发明设计的高速8:1串行器中每个模块及整体消耗的电流推导如下：

            (4)

  (5)

                        (6)

相比传统高速8:1串行器，本发明设计的高速8:1串行器节省了43.1%功耗。本发明不局限于高速8:1串行器，对于高速N:1串行器同样有效。

附图说明

图1 为传统高速8:1串行器的结构图。

图2 为传统高速8:1串行器中的2:1 MUX电路结构图。

图3为传统高速8:1串行器中的二分频电路结构图。

图4为D型触发器的结构图。

图5 为本发明设计的低频多相位差分时钟树型高速低功耗8:1串行器的结构图。

图6 为本发明设计的低频多相位差分时钟树型高速低功耗8:1串行器的时序图。

图中标号：1~8和40~42为D型触发器，9~21为与非门电路，22~23为或非门电路，24为缓冲器，30~36为2:1 MUX电路，37~39为二分频电路，43~45和47~48为2:1选择器，46为反相器。

具体实施方式

图5为本发明设计的低频多相位差分时钟树型高速低功耗8:1串行器的结构图，由采样电路、门级逻辑电路和缓冲器三个部分构成。低频多相位差分时钟CLK₁~CLK₄和CLK_1B~CLK_4B由外部锁相环提供。D7~D0为低速并行输入数据，OUT为高速串行输出数据。

本发明设计的串行器中的采样电路由八个D型上升沿触发器构成。时钟CLK_4B上升沿触发采样高四位并行数据D7~D4，时钟CLK₂上升沿触发采样低四位并行数据D3~D0。当外部为该串行器提供时钟和并行输入数据时，时钟CLK₁上升沿尽量对齐并行数据D7~D0中间位置，从而保证CLK₂及CLK_4B上升沿触发采样并行数据时有足够的建立时间和保持时间。

图6为本发明设计的低频多相位差分时钟树型高速低功耗8:1串行器的时序图。针对门级逻辑电路，当接在某个与非门的输入端b和c的时钟都为高电平时，接在其它每个与非门的输入端b和c的时钟中至少有一个为低电平，从而低速并行输入数据依次被转换成高速串行输出数据。

结合图6具体描述得到串行输出数据D7的过程：CLK₁和CLK_2B接在与非门9的输入端b和c，D7_S接在与非门9的输入端a，此时CLK₁和CLK_2B都为高电平，所以与非门9的输出为D7_S反相。对于与非门10~16，此时接在每个与非门的输入端b和c的时钟中至少有一个为低电平，所以与非门10~16此时输出都为高电平。与非门17的输入端a为D7_S反相（与非门9的输出），输入端b为高电平（与非门10的输出），所以与非门17此时输出为D7_S同相。与非门18~20的输入端a和b都为高电平（与非门11~16的输出），所以与非门18~20此时输出都为低电平。或非门22的输入端a为D7_S同相（与非门17的输出），输入端b为低电平（与非门18的输出），所以或非门22此时输出为D7_S反相。或非门23的输入端a和b都为低电平（与非门19~20的输出），所以或非门23此时输出为高电平。与非门21的输入端a为D7_S反相（与非门22的输出），输入端b为高电平（或非门23的输出），所以与非门21此时输出为D7_S同相，从而实现串行输出数据D7，与非门21的输出再经过缓冲器24驱动负载电路。

同样的原理，当接在与非门10的输入端b和c的时钟CLK₂和CLK_3B都为高电平时，得到串行输出数据D6；当接在与非门11的输入端b和c的时钟CLK₃和CLK_4B都为高电平时，得到串行输出数据D5；当接在与非门12的输入端b和c的时钟CLK₄和CLK₁都为高电平时，得到串行输出数据D4；当接在与非门13的输入端b和c的时钟CLK_1B和CLK₂都为高电平时，得到串行输出数据D3；当接在与非门14的输入端b和c的时钟CLK_2B和CLK₃都为高电平时，得到串行输出数据D2；当接在与非门15的输入端b和c的时钟 CLK_3B和CLK₄都为高电平时，得到串行输出数据D1；当接在与非门16的输入端b和c的时钟CLK_4B和CLK_1B都为高电平时，得到串行输出数据D0。