一种纳米相变ESD器件、纳米相变ESD结构及其制备方法

摘要

本发明涉及一种纳米相变ESD器件、纳米相变ESD结构及其制备方法，所述纳米相变ESD结构包括：半导体衬底；位于所述半导体衬底中的掺杂扩散区；位于所述掺杂扩散区上的纳米相变层；以及位于所述纳米相变层上的金属导电层。本发明中所述ESD器件中N型纳米相变ESD结构以及P型纳米相变ESD结构与所述焊盘（PAD）以及被保护电路连接后，当所述焊盘（PAD）上有大的ESD电荷，有电荷脉冲触发（ESD zap）时，ESD触发造成在相邻Cu离子（分散在SixOyNz层中Cu离子）之间的局部电子隧道效应，使所述P+/NPS-ESD或N+/NPS-ESD闭合，形成闭合电路，将所述ESD电流通过该闭合回路导出，以避免对被保护电路造成损坏，起到保护作用。

说明书

技术领域

本发明涉及静电释放保护领域，具体地，本发明涉及一种纳米相变ESD 器件、纳米相变ESD结构及其制备方法。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS 工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低， 深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可 靠性下降。

静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷 以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百 千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电 保护模块的设计直接关系到芯片的功能稳定性，极为重要。

ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的 原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人 体模型HBM(Human BodyModel)、机器模型MM(Machine Model)和带电器 件模型CDM(charged Device Model)和电场感应模型FIM(Field Induced  Model)。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放 电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。 CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十 几安培。

ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产 生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次 击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度， 导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式， 分别是：硬失效、软失效以及潜在失效，所谓硬失效是指物质损伤或毁坏， 所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。

为了防止CMOS集成电路产品因ESD而造成失效，CMOS集成电路产 品通常必须使用具有高性能、高耐受力的ESD保护器件。目前已有多种ESD 保护器件被提出，如二极管、栅极接地的MOS管、可控硅整流器(SCR： Silicon Controlled Rectifier)及横向双扩散MOS管(LDMOS：Lateral Double  Diffused MOSFET)等，其中，LDMOS由于能承受更高的击穿电压而被广泛 选用对高压通道进行ESD保护。

随着集成电路的不断缩小，ESD保护也带来很多问题，例如随着器件尺 寸减小器件中ESD结（ESD junction）变得有漏隙（leaky），效果非常不好， 此外，基于ESD触发的常规PN能使射频集成电路错误的触发。现有技术中 还有纳米相变ESD保护器件（nano-phase-switching(NPS)ESD-protection）， 所述器件中选用Cu/SiOxNy/W的叠层，如图1所示，所述器件包括衬底101、 SiO₂102、金属钨103，以及位于金属钨103上的介电层104、SiOxNy薄膜105、 Cu薄膜106等，在所述ESD器件中，SixOyNz薄膜105在低温下退火，将 铜离子预扩散（prediffuse）和分散（disperse）到介质层SixOyNz薄膜105， 所述铜离子被所述SixOyNz薄膜105中的O、N原子困住（trapped），但是在 该状态下仍处于off状态，所述ESD脉冲使器件中得电子隧穿进入SixOyNz 薄膜105中，实现静电放电。静电放电脉冲后，静电放电引起的隧穿停止， 并返回到关闭状态的装置。

虽然上述ESD器件具有一定效果，但是所述制备工艺与现有的制备 CMOS器件的工艺不能很好的兼容，因此需要对所述ESD器件作进一步改进， 以便简化制作工艺并提高器件的性能。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式 部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所 要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要 求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种纳米相变ESD结构，包括：

半导体衬底；

位于所述半导体衬底中的掺杂扩散区；

位于所述掺杂扩散区上的纳米相变层；

以及位于所述纳米相变层上的金属导电层。

作为优选，所述掺杂扩散区为P型或N型掺杂扩散区。

作为优选，所述纳米相变层为Si_xO_yN_z层。

作为优选，所述Si_xO_yN_z层中预扩散有所述金属导电层的金属离子。

作为优选，所述金属导电层为铜层。

作为优选，所述金属导电层电连接到焊盘。

作为优选，所述扩散掺杂区电连接到电源。

本发明还提供了一种纳米相变ESD器件，包括：

焊盘，

N型纳米相变ESD结构，电连接于所述焊盘和低电源电位之间；

P型纳米相变ESD结构，电连接于所述焊盘和高电源电位之间；

其中，所述N型或P型纳米相变ESD结构包括：

位于所述半导体衬底中的N型或P型掺杂扩散区；

位于所述N型或P型掺杂扩散区上的纳米相变层；

以及位于所述纳米相变层上的金属导电层。

作为优选，所述纳米相变层为Si_xO_yN_z层。

作为优选，所述Si_xO_yN_z层中预扩散有所述金属导电层的金属离子。

作为优选，所述金属导电层为铜层。

作为优选，所述金属导电层电连接到焊盘。

本发明还提供了一种纳米相变ESD结构的制备方法，包括：

提供半导体衬底；

在所述半导体衬底中形成掺杂扩散区；

在所述掺杂扩散区上形成纳米相变层；

在所述纳米相变层上形成金属导电层。

作为优选，在形成所述金属导电层之后还包括执行低温退火的步骤，以 将所述金属导电层中的金属离子预扩散至所述纳米相变层中。

作为优选，所述掺杂扩散区为P型或N型掺杂扩散区

作为优选，所述纳米相变层为Si_xO_yN_z层。

作为优选，所述金属导电层为铜层。

本发明中所述ESD器件中N型纳米相变ESD结构以及P型纳米相变 ESD结构与所述焊盘（PAD）以及被保护电路连接后，在所述焊盘（PAD） 上没有大的ESD电荷，没有电荷脉冲触发（ESD zap）时，所述P+/NPS-ESD 和N+/NPS-ESD均处于断开状态，当所述焊盘（PAD）上有大的ESD电荷， 有电荷脉冲触发（ESD zap）时，ESD触发造成在相邻Cu离子（分散在SixOyNz 层中Cu离子）之间的局部电子隧道效应，使所述P+/NPS-ESD或N+/NPS-ESD 闭合，形成闭合电路，将所述ESD电流通过该闭合回路导出，以避免对被 保护电路造成损坏，起到保护作用。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示 出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为现有技术中ESD器件的结构示意图；

图2a-2e为本发明的实施方式中ESD器件的结构示意图以及开关等效 示意图；

图3a-3d为本发明的实施方式中ESD器件中金属Cu层上施加正负电荷 时能带示意图；

图4为本发明一具体地实施方式中纳米相变ESD结构的制备流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的 理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个 或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆， 对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发 明所述反熔丝结构。显然，本发明的施行并不限于半导体领域的技术人员所 熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描 述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意 图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明 确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在 本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、 步骤、操作、纳米相变ESD结构和/或组件，但不排除存在或附加一个或多个 其他特征、整体、步骤、操作、纳米相变ESD结构、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这 些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这 里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公 开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术 人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的 附图标记表示相同的纳米相变ESD结构，因而将省略对它们的描述。

本发明为了解决现有技术中存在的各种问题，提供了一种纳米相变ESD 结构，包括：

半导体衬底；

位于所述半导体衬底中的掺杂扩散区；

位于所述掺杂扩散区上的纳米相变层；

以及位于所述纳米相变层上的金属导电层。

其中，所述掺杂扩散区为P型或N型掺杂扩散区，所述纳米相变层为 Si_xO_yN_z层，并且所述Si_xO_yN_z层中预扩散有金属离子。

作为优选，所述金属导电层为铜层。

其中，所述金属导电层电连接到焊盘，所述扩散掺杂区电连接到电源。

本发明还提供了一种纳米相变ESD器件，包括：

焊盘，

N型纳米相变ESD结构，电连接于所述焊盘和低电源电位之间；

P型纳米相变ESD结构，电连接于所述焊盘和高电源电位之间；

其中，所述N型或P型纳米相变ESD结构包括：

位于所述半导体衬底中的N型或P型掺杂扩散区；

位于所述N型或P型掺杂扩散区上的纳米相变层；

以及位于所述纳米相变层上的金属导电层。

其中，所述纳米相变层为Si_xO_yN_z层，所述Si_xO_yN_z层中预扩散有所述金 属导电层的金属离子，所述金属导电层电连接到焊盘。

具体地，在本发明的一具体实施方式中，P型纳米相变ESD结构中，所 述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅 （SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘 体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。半导体衬底201上可以 被定义有源区。

在所述衬底中形成有P型掺杂扩散区202，所述Si_xO_yN_z层203位于所 述P型掺杂扩散区202上，其中，所述Si_xO_yN_z层203为一类物质，其中所述 x、y、z的数值不局限于某一数值，优选为SiON，所述Si_xO_yN_z层203层为 介电层，其中的O原子和N原子用于固定分散（disperse）到所述Si_xO_yN_z层 203层203中的铜离子。

所述金属Cu层204位于所述Si_xO_yN_z层203上，并且在形成所述金属 Cu层204中的铜离子扩散至所述Si_xO_yN_z层203中，形成方法为执行低温退 火的步骤，以使铜离子预扩散（prediffuse）和分散（disperse）到介质层Si_xO_yN_z层203中，所述铜离子预扩散（prediffuse）和分散（disperse）到介质层SixOyNz 层中后，该层中的O原子和N原子和可以将铜离子稳定在该层中。

作为优选，所述器件还包括介电层206位于所述半导体衬底201上， 所述介电层206环绕所述金属Cu层204和所述Si_xO_yN_z层203设置，用于保 护所述金属Cu层204和所述Si_xO_yN_z层203。

其中，所述P型纳米相变ESD结构中，金属Cu层204与焊盘（PAD） 相连，所述P型掺杂扩散区202与漏极电源Vdd相连，所述漏极电源Vdd与 被保护电路相连；

其中，PAD其实代表的是内部电路同外部连接的点，在所述连接点上经 常会有大的ESD电荷，例如会有人的手接触到（人手经常会带有电电荷）， 所述电荷会或外部的脉冲会通过PAD传至内部电路，或者传至ESD器件。

所述金属Cu层204可以直接和所述焊盘（PAD）相连，所述P型掺杂 扩散区202通过金属塞205与漏极电源Vdd相连，所述金属塞205位于所述 介电层206中，位于所述金属Cu层204和所述SixOyNz层203的一侧，并 且和所述金属Cu层204和所述SixOyNz层203之间具有一定间隔，通过所 述介电层206相隔离。

在所述N型纳米相变ESD结构中，如图2b所示，所述半导体衬底201 可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上 层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI） 以及绝缘体上锗（GeOI）等。半导体衬底201上可以被定义有源区。

所述N型掺杂扩散区202′位于所述半导体衬底中，所述Si_xO_yN_z层203 位于所述N型掺杂扩散区202′上，其中，所述Si_xO_yN_z层203为一类物质， 其中所述x、y、z的数值不局限于某一数值，优选为SiON，所述Si_xO_yN_z层 203为介电层，其中的O原子和N原子用于固定分散（disperse）到所述Si_xO_yN_z层203中的铜离子。

所述金属Cu层204位于所述Si_xO_yN_z层203上，并且在形成所述金属 Cu层204之后还包括进行低温退火的步骤，以铜离子预扩散（prediffuse）和 分散（disperse）到介质层Si_xO_yN_z层203中，所述铜离子预扩散（prediffuse） 和分散（disperse）到介质层SixOyNz层中后，该层中的O原子和N原子和 可以将铜离子稳定在该层中。

作为优选，所述器件还包括介电层206位于所述半导体衬底201上， 所述介电层206环绕所述金属Cu层204和所述Si_xO_yN_z层203设置，用于保 护所述金属Cu层204和所述Si_xO_yN_z层203。

其中，所述N型纳米相变ESD结构中，金属Cu层204与焊盘（PAD） 相连，所述N型掺杂扩散区202′与源极电源Vss相连，所述源极电源Vss 与被保护电路相连；

所述金属Cu层204可以直接和所述焊盘（PAD）相连，所述N型掺杂 扩散区202′通过金属塞205与漏极电源Vdd相连，所述金属塞205位于所 述介电层206中，位于所述金属Cu层204和所述Si_xO_yN_z层203的一侧，并 且和所述金属Cu层204和所述Si_xO_yN_z层203之间具有一定间隔，通过所述 介电层206相隔离。

所述N型纳米相变ESD结构以及P型纳米相变ESD结构与所述焊盘 （PAD）以及被保护电路连接后，得到如图2c所述的等效电路图，其中椭圆 状的虚线内即为上述的N型纳米相变ESD结构（N+/NPS-ESD）以及P型纳 米相变ESD结构（P+/NPS-ESD），所述P+/NPS-ESD和N+/NPS-ESD中的金 属Cu层204连接于同一焊盘（PAD），其N型掺杂扩散区202ˊ和P型掺杂 扩散区202分别连接源极电源Vss和漏极电源Vdd，并且所述源极电源Vss 和漏极电源Vdd分别和被保护电路的两端连接，在所述焊盘（PAD）上没有 大的ESD电荷，没有电荷脉冲触发（ESD zap）时，所述P+/NPS-ESD和 N+/NPS-ESD均处于断开状态，如图2c所示。

当所述焊盘（PAD）上有大的ESD电荷，有电荷脉冲触发（ESD zap） 时，ESD触发造成在相邻Cu离子（分散在Si_xO_yN_z层203中Cu离子）之间 的局部电子隧道效应，使所述P+/NPS-ESD或N+/NPS-ESD闭合，形成闭合 电路，将所述ESD电流通过该闭合回路导出，以避免对被保护电路造成损 坏，起到保护作用。

其中，所述PAD上具有大正电荷或者正电荷脉冲时，所述N+/NPS-ESD 闭合，形成闭合电路，将所述ESD电流通过N+/NPS-ESD形成的闭合回路 导出，避免对被保护电路造成损坏，如图2d所示。在该情况下，所述 P+/NPS-ESD仍处于断开状态。

当所述PAD上具有大正电荷或者正电荷脉冲时，其能带图如3c、3d所 示，当正电荷通过所述PAD传导至所述金属Cu层204时，Si_xO_yN_z层203中 铜离子相邻Cu离子之间的局部电子隧道效应使所述Si_xO_yN_z层203导通，其 中所述能级（energy level）在中间能隙（midgap）附近。在所述情况下，金 属Cu层204中的空穴（holes）跃过能隙进入Si_xO_yN_z层203中，然后到达N 型掺杂扩散区202ˊ，其下降到导带（conduction band），从而在Cu/SiON/N+ 中实现电荷的释放，如图3c所示。

而所述空穴（holes）跃过能隙进入Si_xO_yN_z层203中，然后到达P型掺 杂扩散区202时，需要跃过肖特基势垒（Schottky barrier），如图3d所示，其 相对于跃过能隙进入Si_xO_yN_z层203中，然后到达N型掺杂扩散区202ˊ中要 困难的多，因此所述P+/NPS-ESD处于断开状态。

但是，所述PAD上具有大负电荷或者负电荷脉冲时，所述P+/NPS-ESD 闭合，形成闭合电路，将所述ESD电流通过P+/NPS-ESD形成的闭合回路 导出，避免对被保护电路造成损坏，如图2d所示。在该情况下，所述 N+/NPS-ESD仍处于断开状态。

当所述PAD上具有大负电荷或者负电荷脉冲时，其能带图如3a、3b所 示，当负电荷通过所述PAD传导至所述金属Cu层204时，Si_xO_yN_z层203中 铜离子相邻Cu离子之间的局部电子隧道效应使所述Si_xO_yN_z层203导通，其 中所述能级（energy level）在中间能隙（midgap）附近。在所述情况下，金 属Cu层204中的电子跃过能隙进入Si_xO_yN_z层203中，然后到达P型掺杂扩 散区202，其下降到价带（valence band），从而在Cu/SiON/P+中实现电荷的 释放，如图3a所示。

而所述电子跃过能隙进入Si_xO_yN_z层203中，然后到达N型掺杂扩散区 202ˊ时，需要跃过肖特基势垒（Schottky barrier），如图3b所示，其相对于 跃过能隙进入Si_xO_yN_z层203中，然后到达P型掺杂扩散区202中要困难的多， 因此所述N+/NPS-ESD处于断开状态。

本发明中所述ESD器件中N型纳米相变ESD结构以及P型纳米相变 ESD结构与所述焊盘（PAD）以及被保护电路连接后，在所述焊盘（PAD） 上没有大的ESD电荷，没有电荷脉冲触发（ESD zap）时，所述P+/NPS-ESD 和N+/NPS-ESD均处于断开状态，当所述焊盘（PAD）上有大的ESD电荷， 有电荷脉冲触发（ESD zap）时，ESD触发造成在相邻Cu离子（分散在SixOyNz 层中Cu离子）之间的局部电子隧道效应，使所述P+/NPS-ESD或N+/NPS-ESD 闭合，形成闭合电路，将所述ESD电流通过该闭合回路导出，以避免对被 保护电路造成损坏，起到保护作用。

本发明还提供了一种纳米相变ESD结构的制备方法，包括：

提供半导体衬底；

在所述半导体衬底中形成掺杂扩散区；

在所述掺杂扩散区上形成纳米相变层；

在所述纳米相变层上形成金属导电层。

作为优选，在形成所述金属导电层之后还包括执行低温退火的步骤，以 将所述金属导电层中的金属离子预扩散至所述纳米相变层中。

作为优选，所述掺杂扩散区为P型或N型掺杂扩散区

作为优选，所述纳米相变层为Si_xO_yN_z层。

作为优选，所述金属导电层为铜层。

此外，本发明还提供了一种纳米相变ESD器件的制备方法，包括：

提供半导体衬底，所述半导体衬底中分别形成有N型掺杂扩散区202ˊ 和P型掺杂扩散区202；

在所述N型掺杂扩散区202ˊ上依次沉积Si_xO_yN_z层、金属Cu层，形成 N型纳米相变ESD结构；

在所述P型掺杂扩散区202上依次沉积Si_xO_yN_z层、金属Cu层，形成P 型纳米相变ESD结构；

执行低温退火步骤；

将所述P型纳米相变ESD结构和所述P型纳米相变ESD结构中的金属 Cu层与焊盘相连接；

将所述N型掺杂扩散区202ˊ与源极电源相连；

将所述P型掺杂扩散区202与漏极电源相连；

将所述源极电源和所述漏极电源与被保护电路相连。

具体地，在所述P型纳米相变ESD结构中或所述N型纳米相变ESD结 构中，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝 缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、 绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。半导体衬底201上 可以被定义有源区。

在所述衬底中形成N型掺杂扩散区202ˊ或者P型掺杂扩散区202。

然后在所述半导体衬底上沉积介电层206，所述介电层206可以使用例 如SiO₂、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者， 也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F) 和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物 质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。

然后蚀刻图案化所述介电层206，在所述介电层206上形成两个关键尺 寸不一样的沟槽，所述两个沟槽之间具有一定间隔，具体图案化方法为：在 所述介电层206上形成图案化的光刻胶层或者有机分布层（Organic  distribution layer,ODL）、含硅的底部抗反射涂层（Si-BARC）以及光刻胶层 的掩膜叠层，所述光刻胶层或者掩膜叠层上形成有两个沟槽的图案，然后以 光刻胶层或者掩膜叠层为掩膜蚀刻所述介电层，以在所述介电层中形成所述 两个沟槽，最后去除所述光刻胶层或掩膜叠层。

在所述关键尺寸较小的沟槽中形成光刻胶层，以保护该沟槽，然后在关 键尺寸大的沟槽中依次沉积SixOyNz层203、金属Cu层204，所述Si_xO_yN_z层203可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子 层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD) 以及选择外延生长(SEG)中的一种。

然后去除所述关键尺寸小的沟槽中的光刻胶层，在所述两个沟槽中同时 沉积金属Cu层204，以在形成所述SixOyNz层203和Cu层204的同时，在 一侧的沟槽中形成金属塞205，实现所述N型掺杂扩散区202ˊ或者P型掺 杂扩散区202的电连接，所述金属Cu层204在本发明中可以通过物理气相沉 积（PVD）法或者电化学镀铜（ECP）的方法填充所述沟槽。

然后执行平坦化步骤，可以使用半导体制造领域中常规的平坦化方法 来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法 和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。

并且在形成所述金属Cu层204之后还包括进行低温退火的步骤，以铜 离子预扩散（prediffuse）和分散（disperse）到介质层Si_xO_yN_z层203中，所 述铜离子预扩散（prediffuse）和分散（disperse）到介质层Si_xO_yN_z层203中 后，该层中的O原子和N原子和可以将铜离子稳定在该层中。

此外，作为另外一种实施方式，其中所述Si_xO_yN_z层203和Cu层204和 所述金属塞205可以分两个步骤，分别形成。

其中，所述低温退火步骤一般是将所述器件置于高真空或高纯气体的 保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮 气或惰性气体，所述热退火步骤的温度为50-400℃，优选50-150℃，所述 热退火步骤时间为1-300s。可以选用以下几种方式中的一种：脉冲激光快 速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以 及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局 限于所举示例。

最后，所述P型纳米相变ESD结构中，将金属Cu层204与焊盘（PAD） 相连，所述P型掺杂扩散区202与漏极电源Vdd相连，所述漏极电源Vdd与 被保护电路相连；

将所述N型纳米相变ESD结构中，金属Cu层204与焊盘（PAD）相连， 所述N型掺杂扩散区202ˊ与源极电源Vss相连，所述源极电源Vss与被保 护电路相连。

图4为本发明一具体地实施方式中纳米相变ESD结构的制备流程图，具 体包括以下步骤：

步骤201提供半导体衬底；

步骤202在所述半导体衬底中形成掺杂扩散区；

步骤203在所述掺杂扩散区上形成纳米相变层；

步骤204在所述纳米相变层上形成金属导电层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例 只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围 内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根 据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本 发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等 效范围所界定。