信号处理电路、分解器数字转换器和多路径嵌套镜像放大器

摘要

本发明提供了一种信号处理电路、分解器数字转换器和多路径嵌套镜像放大器，该信号处理电路包括：斩波放大器，其具有放大差分输入信号Vsp(t)和Vsm(t)的差分放大器电路；以及加法器电路，其通过将斩波放大器生成的斩波器输出信号Vsub(t)相加来生成相加信号Vfil(t)。针对每个第一相位时段和第二相位时段而互换向差分放大器电路中输入的差分信号，并且加法器电路通过将在第一相位时段中和在第二相位时段中的斩波器输出信号相加来生成相加信号。

说明书

相关申请的交叉引用

包括说明书、说明书附图和说明书摘要的、于2013年5月15 日提交的第2013-103150号日本专利申请的公开内容通过完全引用 而结合于此。

技术领域

本发明涉及一种信号处理电路和包括该信号处理电路的半导体 器件，例如包括斩波放大器的半导体器件。

背景技术

对于放大器或者比较器而言，由于从它的输入部分器件的不匹 配所产生的偏移电压而难以保证放大输入信号和比较的准确性。

第2008-219404号日本待审专利申请公开文本公开一种包括斩 波放大器和求平均电路的放大器电路。求平均电路在多个采样时间 对斩波放大器的输出电压进行采样，并且生成在采样时间的输出电 压的平均电压。

第2011-135225号日本待审专利申请公开文本公开一种在如下 第一定时与如下第二定时之间将斩波放大器的输出电压与第一采样 和保持电路的保持电压相加的加法器电路，在该第一定时在斩波放 大器的输出电压上叠加偏移电压的正/负值，在该第二定时，第一采 样和保持电路执行采样和保持。

第7292095号美国专利公开一种包括斩波放大器和开关电容器 的放大器电路。放大器电路通过使用开关电容器技术进行斩波来去 除正/负极性以预定周期反转的偏移电压。

发明内容

第2008-219404号日本待审专利申请公开文本未公开如下配置， 该配置通过斩波来去除正/负极性反转的偏移电压的影响。第 2011-135225号日本待审专利申请公开文本公开一种旨在通过斩波 来去除正/负极性反转的偏移电压的影响的处理电路。然而由于处理 电路包括具有运算放大器和加法器的采样保持电路，所以从运算放 大器产生的偏移在它的输出信号上被进一步叠加。另外，处理电路 的配置变得复杂并且部件数目增加。其它问题和新特征将从本说明 的描述和附图中变得清楚。

根据本发明的一个方面，一种信号处理电路包括：斩波放大器， 其通过放大差分输入信号来生成斩波器输出信号；以及加法器电路， 其通过将斩波器输出信号相加来生成相加信号。斩波放大器具有放 大差分输入信号的差分放大器电路，针对控制电路的每个第一相位 时段和第二相位时段而互换向差分放大器电路中输入的差分输入信 号，并且斩波放大器基于差分放大器电路的输出来生成在第一相位 时段和第二相位时段中分别在其上叠加非反转偏移信号和反转偏移 信号的斩波器输出信号。加法器电路通过将在第一相位时段中和在 第二相位时段中的斩波器输出信号相加来生成相加信号。

根据本发明的该方面，实现如下信号处理电路，其中去除它的 差分放大器电路的偏移电压的影响。

附图说明

图1是根据第一实施例的信号处理电路的框图；

图2A是根据第一实施例的信号处理电路的主要部分的等效电 路示意图而图2B和图2C是信号波形曲线图，其中图2B示出斩波 时钟、差分输入信号Vsp(t)、差分输入信号Vsm(t)、信号Vsig(t)和 斩波器输出信号的波形，并且图2C示出斩波器输出信号的放大波 形；

图3是在根据第一实施例的信号处理电路中包括的调制斩波器 电路和解调斩波器电路的电路图；

图4是在根据第一实施例的信号处理电路中包括的加法器电路 的电路图；

图5是用于向根据第一实施例的信号处理电路供应各种时钟的 控制电路的框图；

图6是根据第一实施例的信号处理电路的电路图；

图7是根据第一实施例的信号处理电路的主要部分的信号波形 曲线图；

图8是根据第一实施例的信号处理电路的修改的框图；

图9是根据第一实施例的信号处理电路的修改的主要部分的信 号波形曲线图；

图10是根据第二实施例的信号处理电路的框图；

图11是在根据第二实施例的信号处理电路中包括的加法器电路 的电路图；

图12是根据第二实施例的信号处理电路的主要部分的信号波形 曲线图；

图13是根据第二实施例的信号处理电路的修改的框图；

图14是根据第三实施例的信号处理电路的框图；

图15是根据第三实施例的信号处理电路的电路图；

图16是根据第三实施例的信号处理电路的修改的框图；

图17是根据第四实施例的信号处理电路的框图；

图18是根据第四实施例的信号处理电路的电路图；

图19是根据第四实施例的信号处理电路的框图；

图20是根据第五实施例的信号处理电路的框图；

图21是根据第五实施例的信号处理电路的电路图；

图22是具有根据第六实施例的R/D转换器的半导体器件的框 图；

图23是在根据第六实施例的R/D转换器中包括的信号处理电路 的框图；

图24是在根据第六实施例的R/D转换器中包括的信号处理电路 的电路图；并且

图25是根据第七实施例的多路径嵌套镜像放大器电路的框图。

具体实施方式

下文将参照附图描述实施例。在实施例的说明中，在提到数目、 数量等时，除非另有具体指出，则它未必限于该数目、该数量等。 在实施例的附图中，相同引用符号和引用编号应当表达相同部分或 者等效部分。另外，在实施例的说明中，有如下情况，其中可以未 对被给予相同参考符号等的部分等重复重叠的说明。

第一实施例

图1示出根据第一实施例的信号处理电路1的框图。

信号处理电路1具有斩波放大器1A、加法器电路1B和输出级 放大器1C。斩波放大器1A具有调制斩波器电路SA、第一级放大器 AMP1和解调斩波器电路SB。在调制斩波器电路SA和解调斩波器 电路SB中，它们的斩波操作由控制电路CTL输出的斩波时钟CLK1 控制。在加法器电路1B中，它的操作由控制时钟电路CTL输出的 控制时钟Ф1和控制时钟Ф2控制。

向调制斩波器电路SA中输入差分输入信号Vsp(t)和差分输入信 号Vsm(t)。在反转斩波时钟CLK1的逻辑电平时，调制斩波器电路 SA在互换向作为第一级放大器AMP1的输入节点对的非反转输入和 反转输入施加的差分输入信号Vsp(t)和差分输入信号Vsm(t)之后分 别从它的输出节点对输出它们。

向解调斩波器电路SB的输入节点对中输入第一级放大器AMP1 的第一信号和第二信号。在反转斩波时钟CLK1的逻辑电平时，解 调斩波器电路SB从它的输出节点对的一个节点交替地输出从第一 级放大器AMP1的输出节点对输出的第一信号和第二信号中的任一 信号作为斩波器输出信号Vsub(t)。

加法器电路1B基于控制时钟Ф1和控制时钟Ф2对斩波放大器 1A输出的斩波器输出信号Vsub(t)进行采样并且通过将采样值相加 来输出相加信号Vfil(t)。

输出级放大器1C通过放大相加信号Vfil(t)来输出信号处理电路 1的输出信号Vout(t)。

图2示出根据第一实施例的信号处理电路的主要部分的等效电 路示意图和信号波形。

图2A示出在图1中所示信号处理电路1中包括的斩波器1A的 等效电路和加法器电路1B的耦合关系。

通过调制斩波器电路SA向第一级放大器AMP1施加向斩波放大 器1A施加的差分输入信号Vsp(t)和差分输入信号Vsm(t)。在调制斩 波器电路SA的输出与第一级放大器AMP1的非反转输入之间插入 第一级放大器AMP1具有的偏移电压Vos等效地作为电压源Vo。通 过解调斩波器电路SB输出第一级放大器AMP1的输出作为斩波器输 出信号Vsub(t)。

图2B示出斩波时钟CLK1、差分输入信号Vsp(t)、差分输入信 号Vsm(t)、信号Vsig(t)和斩波器输出信号Vsub(t)的波形。

斩波信号CLK是具有周期T的时钟脉冲串。向信号处理电路1 施加的差分输入信号Vsp(t)和差分输入信号Vsm(t)是差分输入信号， 每个差分输入信号的幅度相对于斩波时钟CLK1的周期T被缓慢地 改变。换而言之，将调制斩波器电路SA和解调斩波器电路SB的切 换速度设置成如下速度，该速度高到足以达到差分输入信号Vsp(t) 和差分输入信号Vsm(t)的时间变化。

信号Vsig(t)具有通过从差分输入信号Vsp(t)减去差分输入信号 Vsm(t)而获得的值与第一级放大器AMP1的电压放大率A1的相乘 值。也就是说，下式成立：

Vsig(t)＝A1*(Vsp(t)-Vsm(t))...公式1

如将描述的那样，斩波器输出信号Vsub(t)是信号Vsig(t)、针对 其每个半周期交替地在其上叠加反转偏移电压Vos和非反转偏移电 压Vos的斩波器时钟CLK1与参考信号VCOM的相加值。这里，在 斩波时钟CLK1中，其中它的逻辑电平在一侧中的半周期称为第一 相位时段，而其中它的逻辑电平在另一侧中的半周期称为第二相位 时段。作为一个示例，其中斩波时钟CLK1在低电平和在高电平的 时段分别称为第一相位时段和第二相位时段。

图2C示意地示出斩波器输出信号Vsub(t)的波形。图2C是如下 波形曲线图，其中在时间轴中放大斩波时钟CLK1的与三个图2B中 所示周期对应的每个波形。

斩波放大器1A输出在第一相位时段中和在第二相位时段中分 别在其上叠加非反转偏移电压Vos的斩波器输出信号Vsub(t)和在其 上叠加反转偏移电压Vos的斩波器输出信号Vsub(t)。

这里“在其上叠加非反转/反转偏移电压Vos的斩波器输出信号 Vsub(t)”含义如下。暂时地，在第一级放大器AMP1的偏移电压Vos 为零时，斩波放大器1A生成具有公式2的值的斩波器输出信号 Vsub(t)。

A1*(Vsp(t)-Vsm(t))+VCOM...公式2

其中符号“A1”是第一级放大器AMP1的电压放大率，并且符号“*” 是相乘符号。

然而，在第一放大器AMP1具有非零的偏移电压Vos时，在第 一相位时段中和在第二相位时段中分别将斩波器输出信号Vsub(t)设 置成公式21和公式22获得的值。

A1*(Vsp(t)-Vsm(t))+abs(Vos)+VCOM...公式21

A1*(Vsp(t)-Vsm(t))-abs(Vos)+VCOM...公式22

其中符号abs(Vos)是偏移电压Vos的绝对值。

公式21是在其上叠加非反转偏移电压Vos的斩波器输出信号 Vsub(t)的计算公式，并且公式22是在其上叠加反转偏移电压Vos的 斩波器输出信号Vsub(t)的计算公式。

在图2C中，紧接在斩波器输出信号Vsub(t)的改变之后出现的 过冲波和欠冲波是随着调制斩波器电路SA和解调斩波器电路SB的 切换而出现的噪声。

图3是在根据第一实施例的信号处理电路1中包括的调制斩波 器电路SA和解调斩波器电路SB的电路图。

调制斩波器电路SA和解调斩波器电路SB是具有相同配置的交 叉开关。

在调制斩波器电路SA和解调斩波器电路SB中，在节点N1与 节点N3之间耦合开关SW1，并且在节点N2与节点N4之间耦合开 关SW4。在节点N1与节点N4之间耦合开关SW2，并且在节点N2 与节点N3之间耦合开关SW3。开关SW1和开关SW4的传导状态 以及开关SW2和开关SW3的传导状态由斩波时钟CLK1控制以便 彼此相反。

在其中斩波时钟CLK1在低电平的时段(第一相位时段)内，将 开关SW1和开关SW4设置成在传导状态中，并且将开关SW2和开 关SW3设置成在非传导状态中。在其中斩波时钟CLK1在高电平的 时段(第二相位时段)内，将开关SW1和开关SW4设置值在非传 导状态中，并且将开关SW2和开关SW3设置成在传导状态中。

分别向调制斩波器电路SA1的节点N1和节点N2施加差分输入 信号Vsp(t)和差分输入信号Vsm(t)。节点N3和节点N4分别与第一 级放大器AMP1的非反转输入和反转输入耦合。

分别向解调斩波器电路SB的节点N1和节点N2施加第一级放 大器AMP1的第一信号和第二信号。从节点N3选择并且输出第一信 号和第二信号中的任一信号作为第一级放大器AMP1的斩波器输出 信号Vsub(t)。从节点N4选择并且向第一级放大器AMP1反馈第一 信号和第二信号中的任一信号。

图4是在根据第一实施例的信号处理电路1中包括的加法器电 路1B的电路图。加法器电路1B是使用开关电容器技术的加法器。

加法器电路1B具有开关SW11、开关SW12、开关SW13、开关 SW14、电容元件C0和算术电容元件C1。分别在节点N5与算术电 容元件C1的一端和另一端之间耦合开关SW11和开关SW13。在节 点N6与算术电容元件C1的一端之间耦合开关SW12。开关SW14 的一端耦合到算术电容元件C1的另一端，并且向开关SW14的另一 端施加参考信号VCOM。电容元件C0的一端与节点N6耦合，并且 向其另一端施加接地电压GDN。电容元件C0保持向节点N6施加的 电压。

向节点N5中输入斩波器输出信号Vsub(t)，并且从节点N6输出 相加信号Vfil(t)。开关SW1和开关SW14的传导状态由控制时钟Ф1 控制，并且开关SW12和开关SW13的传导状态由控制时钟Ф2控制。 此外，控制开关SW11和SW14的传导状态以及开关SW12和开关 SW13的传导状态以便彼此相反。

例如在其中控制时钟Ф1在高电平的时段(其中控制时钟Ф2在 低电平的时段)内，将开关SW11和开关SW14设置成在传导状态 中，并且将开关SW12和开关SW13设置成在非传导状态中。在另 一方面，在其中控制时钟Ф2在高电平的时段(其中控制时钟Ф1在 低电平的时段)内，将开关SW12和开关SW13设置成在传导状态 中，并且将开关SW11和开关SW14设置成在非传导状态中。

图5示出用于向根据第一实施例的信号处理电路1供应各种时 钟的控制电路CTL的框图。

控制电路CTL具有斩波时钟生成电路210、延迟电路22、延迟 电路23、缓冲器24、NOR门25和AND门26。斩波时钟生成电路 210基于时钟CLK_EXT生成时钟CLK0。

在半导体器件的装配信号处理电路1的逻辑电路区域中形成控 制电路CTL作为一个示例。控制电路CTL的配置不限于逻辑电路， 而是可以在模拟电路中实现功能的部分或者全部并且可以放置在信 号处理电路1周围。另外，可以在与装配数字处理电路的半导体器 件不同的半导体器件等中实现控制电路CTL。

NOR门25输出其定时由延迟电路22调整的时钟CLK0与斩波 时钟生成电路210输出的时钟CLK0的NOR处理结果，作为控制时 钟Ф1。在延迟电路22的延迟时间从在时钟CLK0从高电平改变成 低电平时的时间流逝之后，控制时钟Ф1从低电平改变成高电平。然 后，在时钟CLK0从低电平改变成高电平时，控制时钟Ф1从高电平 改变成低电平。也就是说，控制时钟Ф1是紧接在时钟CLK0从低电 平上升至高电平之前生成的时钟脉冲。

AND门26输出其定时由延迟电路22调整的时钟CLK0和斩波 时钟生成电路210输出的时钟CLK0的AND处理结果，作为控制时 钟Ф2。在延迟电路22的延迟时间从在时钟CLK0从低电平改变成 高电平时的时间流逝之后，控制时钟Ф2从低电平改变成高电平。然 后，在时钟CLK0从高电平改变成低电平时，控制时钟Ф2从高电平 改变成低电平。也就是说，控制时钟Ф2是紧接在时钟CLK0从高电 平下降至低电平之前生成的时钟脉冲。

控制电路CTL通过延迟电路23执行时钟CLK0的定时调整并且 从缓冲器24输出它作为斩波时钟CLK1。因此，在斩波时钟CLK1、 控制时钟Ф1和控制时钟Ф2之间的关系变成如下。

在比斩波时钟CLK1从低电平上升至高电平时的时间早预定时 间的时间生成控制时钟Ф1。相似地，在比斩波时钟CLK1从高电平 下降至低电平时的时间早预定时间的时间生成控制时钟Ф2。基于延 迟电路23的延迟时间决定两个预定时间中的每个预定时间。

图6示出根据第一实施例的信号处理电路的电路图。

信号处理电路1的配置

信号处理电路1具有斩波放大器1A、加法器电路1B和输出级 放大器1C。

斩波放大器1A具有调制斩波器电路SA、第一级放大器AMP1 和解调斩波器电路SB。

第一级放大器AMP1具有p型晶体管Mp1、p型晶体管Mp2、p 型晶体管Mp3、n型晶体管Mn2、n型晶体管Mn3。向p型晶体管 Mp1的源极施加电源电压VCC，并且它的漏极与p型晶体管Mp2 和p型晶体管Mp3的源极耦合。向p型晶体管Mp1的栅极施加偏置 电压Vb1。

p型晶体管Mp2和p型晶体管Mp3的漏极通过节点N1a和节点 N1b分别与n型晶体管Mn2和n型晶体管Mn3的漏极耦合。向n型 晶体管Mn2和n型晶体管Mn3的源极施加电源电压VSS。n型晶体 管Mn2和n型晶体管Mn3的栅极相互耦合，并且它们作为电流镜电 路操作。

向调制斩波器电路SA的一个输入节点和另一输入节点分别施 加差分输入信号Vsp(t)和差分输入信号Vsm(t)。调制斩波器电路SA 的一个输出节点和另一输出节点分别与p型晶体管Mp2的栅极(该 栅极是第一级放大器AMP1的非反转输入)和p型晶体管Mp3的栅 极(该栅极是第一级放大器AMP1的反转输入)耦合。

解调斩波器电路SB的一个输入节点和另一输入节点分别与节 点N1a和节点N1b耦合。解调斩波器电路SB的一个输出节点与加 法器电路1B的输入节点耦合。解调斩波器电路SB的另一输出节点 与第一级放大器AMP1的n型晶体管Mn2和n型晶体管Mn3的栅极 耦合。

解调斩波器电路SB耦合电流镜电路包括的n型晶体管Mn2和n 型晶体管Mn3的栅极与节点N1a和节点N1b中的任一节点。从节点 N1a或者节点N1b中的另一任一节点输出斩波器输出信号Vsub(t)。 因此，斩波放大器1A作为单端放大器操作。

加法器电路1B具有如以上描述的图4中所示配置。输出级放大 器1C通过放大加法器电路1B输出的相加信号Vfil(t)来输出信号处 理电路1的输出信号Vout(t)。输出级放大器1C具有p型晶体管Mp4、 n型晶体管Mn4、电容元件C4和电阻器R4。分别向p型晶体管Mp4 的源极和栅极施加电源电压VCC和偏置电压Vb1。n型晶体管Mn4 的漏极与p型晶体管Mp4的漏极耦合并且输出信号处理电路1的输 出信号Vout(t)。

分别向n型晶体管Mn4的栅极和源极施加加法器电路1B输出 的相加信号Vfil(t)和电源电压VSS。在n型晶体管Mn4的栅极与漏 极之间串联耦合电容元件C4和电阻器R4。

输出级放大器1C通过放大相加信号Vfil(t)来输出信号处理电路 1的输出信号Vout(t)。输出级放大器1C可以是比较器或另一算术电 路。

信号处理电路1的操作

调制斩波器电路SA在斩波时钟CLK1的第一相位时段内分别向 第一级放大器AMP1的非反转输入和反转输入施加差分输入信号 Vsp(t)和差分输入信号Vsm(t)。解调斩波器电路SB输出在节点N1b 生成的信号作为斩波器输出信号Vsub(t)。解调斩波器电路SB还向 第一级放大器AMP1的n型晶体管Mn2和n型晶体管Mn3的相应栅 极施加在节点N1a生成的信号。

因此，斩波放大器1A在斩波时钟CLK1的第一相位时段内输出 在其上叠加非反转偏移电压Va的斩波器输出信号Vsub(t)。非反转 偏移电压Va具有正值。

调制斩波器电路SA在斩波时钟CLK1的第二相位时段内分别向 第一级放大器AMP1的反转输入和非反转输入施加差分输入信号 Vsp(t)和差分输入信号Vsm(t)。调制斩波器电路SA响应于斩波时钟 CLK1的逻辑电平的反转来互换向第一放大器AMP1的非反转输入 和反转输入施加的差分输入信号。

解调斩波器电路SB在斩波时钟CLK1的第二相位时段内输出在 节点N1a生成的信号作为斩波器输出信号Vsub(t)。另外，解调斩波 器电路SB向第一级放大器AMP1的n型晶体管Mn2和n型晶体管 Mn3的相应栅极施加在节点N1b生成的信号。

因此，斩波放大器1A在斩波时钟CLK1的第二相位时段内输出 在其上叠加反转偏移电压Vb的斩波器输出信号Vsub(t)。反转偏移 电压Vb具有负值。

斩波放大器1A生成在具有周期T的斩波时钟CLK1的第一相位 时段中和在第二相位时段中分别在其上叠加非反转偏移电压Va和 反转偏移电压Vb的斩波器输出信号Vsub(t)。

非反转偏移电压Va和反转偏移电压Vb主要源于第一级放大器 AMP1的输入部分器件的不匹配。另外，在其中具有相同配置的另 一斩波放大器的输出级耦合到这一斩波放大器1A的前置级的情况 下，另一斩波放大器1A的偏移电压具有从在前置级中的另一斩波放 大器的偏移电压产生的电压。

加法器电路1B生成相加信号Vfil(t)，该相加信号Vfil(t)通过将 基于参考信号VCOM在其上叠加非反转偏移电压Va的斩波器输出 信号Vsub(t)与相似地在其上叠加反转偏移电压Vb的斩波器输出信 号Vsub(t)相加而获得。虽然非反转偏移电压Va和反转偏移电压Vb 的分别具有正值和负值，但是它们的绝对值相互相等。因此，相加 信号Vfil(t)具有如下值，从该值去除斩波放大器A的偏移电压等的 影响。

加法器电路1B的更具体操作如下。在第一相位时段中，响应于 控制时钟Ф1，开关SW11和开关SW14从非传导状态改变成传导状 态。这时，开关SW12和开关SW13中的每个开关在非传导状态中。 作为结果，向算术电容元件C1的一端施加在其上叠加非反转偏移电 压Va的斩波器输出信号Vsub(t)，并且向其另一端施加参考信号 VCOM。在算术电容元件C1中积累电荷，这些电荷依赖于在参考信 号VCOM与在其上叠加非反转偏移电压Va的斩波器输出信号 Vsub(t)之间的电势差。

在时段从第一相位时段向第二相位时段移位时，开关SW12和 开关SW13响应于控制时钟Ф2从非传导状态改变成传导状态。这时， 开关SW11和开关SW14从传导状态改变成非传导状态。向算术电 容元件C1的另一端施加在其上叠加反转偏移电压Vb的斩波器输出 信号Vsub(t)。

根据电荷守恒，从算术电容元件C1的一端输出通过将分别在其 上叠加非反转偏移电压Va和反转偏移电压Vb的斩波器输出信号 Vsub(t)相加而获得的相加信号Vfil(t)。

将电容元件C0和算术电容元件C1的电容值设置成如下值，以 使得它们可以充分大到影响开关SW11至开关SW14的电荷注入， 并且可以在采样时间内完成它们的充电和放电。另外，考虑相加信 号Vfil(t)相对于斩波器输出信号Vsub(t)的延迟来选择电容元件C0 和算术电容元件C1的电容值，该延迟伴随在开关SW12在传导状态 中时执行的在算术电容元件C1与电容元件C0之间的电荷再分配。

将参考信号VCOM设置成预定的恒定电压。通过调整参考信号 VCOM的设置值，变得有可能设置相加信号Vfil(t)的直流电平。特 别地，通过将根据差分输入电压Vsp(t)和差分输入信号Vsm(t)的公 共电压决定的、斩波器输出信号Vsub(t)的直流电平与参考信号 VCOM设置成相同值，变得有可能使斩波器输出信号Vsub(t)和相加 信号Vfil(t)的直流电平相等。

图7示出根据第一实施例的信号处理电路1的主要部分的信号 波形。在图7中，竖轴示意地示出主要部分的电压变化，并且水平 轴示出时间。竖轴和水平轴二者按任意尺度。

从时间t10到时间t15的时段对应于斩波时钟CLK1的周期T。 时间t10到时间t12是其中斩波时钟CLK1变成处于低电平的第一相 位时段，并且时间t12到时间t15是其中斩波时钟CLK1变成处于高 电平的第二相位时段。在第一时间段中和在第二时间段中，调制斩 波器电路SA和解调斩波器电路SB各自互换向相应输入节点施加的 信号并且从相应输出节点输出它们。

斩波时钟CLK1在时间t12从第一相位时段向第二相位时段移 位。具有预定脉冲宽度的控制时钟Ф1在时间t1返回至低电平。斩 波时钟CLK1在时间t15从第二相位时段向第一相位时段移位。具有 与控制时钟Ф1相同的脉冲宽度的控制时钟Ф2在时间t14返回至低 电平。

如图6中所示，加法器电路1B在控制时钟Ф1的生成时段内在 第一相位时段中对斩波器输出信号Vsub(t)进行采样。加法器电路1B 执行算术电容元件C1保持的在控制时钟Ф2的生成时段内在第一相 位时段中的斩波器输出信号Vsub(t)与在第二相位时段中的斩波器输 出信号Vsub(t)的相加运算。输出相加结果作为相加信号Vfil(t)。

将从时间t11到时间t12的延迟时间和从时间t14到时间t15 的延迟时间均设置成相同时间。可以基于图5中所示延迟电路23的 延迟时间设置这一延迟时间。另外，基于在斩波时钟CLK1的逻辑 电平改变时的时间和图5中所示延迟电路22的延迟时间决定控制时 钟Ф1和控制时钟Ф2的出现时间。因此，在被相互移位斩波时钟 CLK1的半周期(T/2)的定时生成控制时钟Ф1和控制时钟Ф2。

在从时间t10到时间t12的第一相位时段内，斩波放大器1A 输出在其上叠加非反转偏移电压Va的斩波器输出信号Vsub(t)。在 从时间t12到时间t15的第二相位时段内，斩波放大器1A输出在其 上叠加反转偏移电压Vb的斩波器输出信号Vsub(t)。斩波器输出信 号Vsub(t)的竖轴示出在将斩波器输出信号Vsub(t)设置成等于参考 信号VCOM的直流电平的情况下的斩波器输出信号Vsub(t)的波形 的高度。

在时间t10和在时间t12，调制斩波器电路SA和解调斩波器电 路SB切换开关SW4至开关SW1的传导状态(参照图3)。在开关 的这一切换的时间，在斩波器输出信号Vsub(t)上叠加噪声。这一噪 声与在切换的节点之间的迅速电势改变结合出现，并且在其上叠加 噪声的斩波器输出信号Vsub(t)随着时间流逝而逐渐返回至稳态。

考虑在第一相位时段的开始时间出现的噪声的影响，希望恰在 第一相位时段的结束之前根据控制时钟Ф1设置斩波器输出信号 Vsub(t)的采样时段。相似地，希望恰在第二相位时段的结束之前根 据控制时钟Ф2设置斩波器输出信号Vsub(t)的采样时段。因此，控 制电路CTL(参照图5)分别紧接在第一相位时段和第二相位时段的 结束时间之前生成控制时钟Ф1和控制时钟Ф2。

获得在斩波时钟CLK1的从时间t10到时间t15的一个周期T 中的相加信号Vfil(t14)如下。

在控制时钟Ф1的脉冲在时间t14下降时，加法器电路1B输 出斩波器输出信号Vsub(t)在第一相位时段中的值(公式31)与斩波 器输出信号Vsub(t)在第二相位时段中的值(公式32)的相加结果(公 式33)作为相加信号Vfil(t14)。

Vsub(t11)＝Vsig(t11)+Va+VCOM...公式31

Vsub(t14)＝Vsig(t14)+Vb+VCOM...公式32

Vfil(t14)＝Vsig(t11)+Vsig(t14)+Va+Vb+VCOM...公式33 其中按照公式1中所示计算公式获得Vsig(t)。另外，符号“+”是相加 符号。

相似地，获得在斩波时钟CLK1的从时间t15到时间t1B的一 个周期T中的相加信号Vfil(t1A)如下。

在控制时钟Ф1的脉冲在时间t17下降时，加法器电路1B输 出斩波器输出信号Vsub(t)在第一相位时段中的值(公式41)与斩波 器输出信号Vsub(t)在第二相位时段中的值(公式42)的相加结果(公 式43)作为相加信号Vfil(t1A)。

Vsub(t17)＝Vsig(t17)+Va+VCOM...公式41

Vsub(t1A)＝Vsig(t1A)+Vb+VCOM...公式42

Vfil(t1A)＝Vsig(t17)+Vsig(t1A)+Va+Vb+VCOM...公式43 其中按照公式1中所示计算公式获得Vsig(t)。另外，符号“+”是相加 符号。

根据第一实施例的信号处理电路1的效果如下。向第一级放大 器AMP1施加的差分输入信号Vsp(t)和Vsm(t)针对每个第一相位时 段和第二相位时段而由调制斩波器电路SA互换。通过差分输入信号 Vsp(t)和Vsm(t)的这一互换，斩波放大器1A交替地输出在其上叠加 非反转偏移电压和反转偏移电压的斩波器输出信号Vsub(t)。

作为结果，将在斩波器输出信号Vsub(t)上叠加从第一级放大 器AMP1产生的偏移电压。通过在加法器电路1B中将这一斩波器输 出信号Vsub(t)相加，去除从在斩波放大器1A中包括的差分放大器 产生的影响，从而用极高准确度去除偏移电压。

偏移电压的去除由使用开关电容器技术的加法器电路1B执 行。在第一相位时段中，在算术电容元件C1中积累电荷，这些电荷 依赖于在参考电压VCOM与在其上叠加非反转偏移电压Va的斩波 器输出信号Vsub(t)之间的电势差。在第二相位时段中，在保存在算 术电容元件C1中积累的电荷(即保持在算术电容元件C1的两端的 电势差)之时，向算术电容元件C1的另一端施加在其上叠加偏移电 压Vb的斩波器输出信号Vsub(t)。

在其上叠加非反转偏移电压Va和反转偏移电压Vb的斩波器 输出信号Vsub(t)的相加结果由电荷流入/流出算术电容元件C1决 定。作为结果，不同于包括运算放大器等的加法器，执行偏移电压 的去除而几乎未受其它电路元件影响。

分别恰在第一相位时段和第二相位时段的结束之前设置斩波 器输出信号Vsub(t)在第一相位时段中和在第二相位时段中的采样时 段。也就是说，分别在比第一相位时段和第二相位时段的结束时间 早预定时段的时间设置控制时钟Ф1和控制时钟Ф2从高电平返回至 低电平的定时。设置这一预定时段以便实现如下定时，在切换第一 相位时段和第二相位时段时出现的噪声的影响在该定时变得充分 小。作为结果，加法器电路1B输出的相加信号Vfil(t)的值除去了从 噪声产生的误差。

通过将向加法器电路1B的算术电容元件C1施加的参考信号 VCOM设置成与根据差分输入信号Vsp(t)和差分输入信号Vsm(t)的 公共电压决定的、斩波器输出信号Vsub(t)的直流电平相同的值，可 以使斩波器输出信号Vsub(t)和相加信号Vfil(t)的直流电平相等。这 使得易于设计信号处理电路1的电路。

第一实施例的修改

图8示出信号处理电路11的框图，该信号处理电路是根据第 一实施例的信号处理电路1的修改。

在图8中，被给予与图6的符号相同的符号的部分具有与图6 的配置相同的配置，并且省略这些配置中的每个配置的说明。

信号处理电路11具有如下配置，以使得电容元件C3被添加至 在图6中所示信号处理电路1中的输出斩波器输出信号Vsub(t)的信 号线。在斩波放大器1A中包括的第一放大器AMP1的增益为高并且 斩波器输出信号Vsub(t)在斩波时钟CLK1的第一相位时段中和在第 二相位时段中在很大程度上接近电源电压VCC或者电源电压VSS 变化的情况下，失真在斩波器输出信号Vsub(t)接近电源电压VCC 或者电源电压VSS时在斩波器输出信号Vsub(t)中出现。由于斩波器 输出信号Vsub的这一失真，加法器电路1B的测量准确性降低。

通过在输出斩波器输出信号Vsub(t)的信号线与接地布线之间 添加电容元件C3，高增益的第一级放大器AMP1的输出波形变成三 角波或者可以由三角波近似的波形。

图9示出信号处理电路11的主要部分的信号波形，该信号处 理电路是根据第一实施例的信号处理电路1的修改。

图9中的斩波器输出信号Vsub(t)的波形不同于图8的主要部 分的操作波形曲线图。相对其它波形的水平轴(时间)在图9和图8 二者中的竖轴(电压)上的变化相同，并且省略它们的重复说明。

在信号处理电路11中，通过向输出斩波器输出信号Vsub(t)的 信号线添加电容元件C3来将高增益的第一级放大器AMP1的输出波 形近似成具有预定梯度的三角波。变得有可能通过适当选择电容元 件C3的电容值在与信号处理电路1的情况相同的程度上设置斩波器 输出信号Vsub(t)在控制时钟Ф1和控制时钟Ф2的采样时段中的值。 第二实施例

图10示出根据第二实施例的信号处理电路2的框图。

在图10中，被给予与图1的符号相同的符号的部分具有与图 1的配置相同的配置，并且省略这些配置中的每个配置的说明。

信号处理电路2等效于如下配置，从而用加法器电路2B替换 图1中的加法器电路1B。

信号处理电路2具有斩波放大器1A、加法器电路2B和输出级 放大器1C。斩波放大器1A具有调制斩波器电路SA、第一级放大器 AMP1和解调斩波器电路SB。在调制斩波器电路SA和解调斩波器 电路SB中，它们的斩波操作由控制电路CTL输出的斩波时钟CLK1 控制。在加法器电路2B中，它的操作由控制电路CTL输出的控制 时钟Ф1和控制时钟Ф2控制。

图11是在根据第二实施例的信号处理电路2中包括的加法器 电路2B的电路图。加法器电路2B生成通过将针对斩波时钟CLK1 的每个半周期在其上叠加非反转偏移电压Va的斩波器输出信号 Vsub(t)与在其上叠加反转偏移电压Vb的斩波器输出信号Vsub(t)相 加而获得的相加信号Vfil(t)。

加法器电路2B具有开关SW11、开关SW12、开关SW13、开 关SW14、开关SW21、开关SW22、开关SW23、开关SW24、电容 元件C0、算术电容元件C1和算术电容元件C2。在节点N51与节点 N61之间并联耦合使用开关电容器技术的两个加法器电路。

第一加法器电路具有开关SW11、开关SW12、开关SW13、开 关SW14和算术电容元件C1。开关SW11和开关SW13分别耦合在 节点N51与算术电容元件C1的一端和另一端之间。开关SW12耦合 在节点N61与算术电容元件C1的一端之间。开关SW14的一端耦合 到算术电容元件C1的另一端，并且向开关SW14的另一端施加参考 信号VCOM。

第二加法器电路具有开关SW21、开关SW22、开关SW23、开 关SW24和算术电容元件C2。开关SW23和开关SW21分别耦合在 节点N51与算术电容元件C2的一端和另一端之间。开关SW22耦合 在节点N61与算术电容元件C2的另一端之间。开关SW24的一端耦 合到算术电容元件C2的一端，并且向开关SW24的另一端施加参考 信号VCOM。

电容元件C0的一端与节点N61耦合，并且向其另一端施加接 地电压GND。电容元件C0保持向节点N61供应的电压。

在第一加法器电路中，向节点N51中输入斩波器输出信号 Vsub(t)，并且从节点N61输出相加信号Vfil(t)。开关SW11和开关 SW14的传导状态由控制时钟Ф1控制，并且开关SW12和开关SW13 的传导状态由控制时钟Ф2控制。另外，控制开关SW11和开关SW12 的传导状态以及开关SW12和开关SW13的传导状态以便彼此相反。

例如在其中控制时钟Ф1在高电平的时段(其中控制时钟Ф2 在低电平的时段)内，将开关SW11和开关SW14设置成在传导状 态中，并且将开关SW12和开关SW13设置成在非传导状态中。在 另一方面，在其中控制时钟Ф2在高电平的时段(其中控制时钟Ф1 在低电平的时段)内，将开关SW12和开关SW13设置成在传导状 态中，并且将开关SW11和开关SW14设置成在非传导状态中。

在另一方面，在第二加法器电路中，向节点N51中输入斩波 器输出信号Vsub(t)，并且从节点N61输出相加信号Vfil(t)。开关 SW21和开关SW24的传导状态由控制时钟Ф2控制，并且开关SW22 和开关SW23的传导状态由控制时钟Ф1控制。另外，控制开关SW21 和开关SW22的传导状态以及开关SW22和开关SW23的传导状态 以便彼此相反。

控制SW11/SW14和SW22/SW23的传导状态以及SW12/SW13 和SW21/SW24的传导状态以便彼此相反。

例如在其中控制时钟Ф1在高电平的时段(其中控制时钟Ф2 在低电平的时段)内，将开关SW11、开关SW14、开关SW22和开 关SW23设置成在传导状态中，并且将开关SW12、开关SW13、开 关SW21和开关SW24设置成在非传导状态中。附带提一点，图11 中所示加法器电路2B示意地示出这一状态。

在另一方面，在其中控制时钟Ф2在高电平的时段(其中控制 时钟Ф1在低电平的时段)内，开关SW11至于开关SW14的传导状 态和开关SW21至开关SW24的传导状态变成与在其中控制时钟Ф1 在高电平的时段中的情况相反。

图12示出根据第二实施例的信号处理电路2的主要部分的信 号波形。在图12中，竖轴示意地示出主要部分的电压变化，并且水 平轴示出时间。竖轴和水平轴按任意尺度。

从时间t10到时间t15的时段对应于斩波时钟CLK1的周期T。 时间t10到时间t12是其中斩波时钟CLK1变成低电平的第一相位时 段，并且时间t12到时间t15是其中斩波时钟CLK1变成高电平的第 二相位时段。在第一相位时段中和在第二相位时段中，调制斩波器 电路SA和解调斩波器电路SB中的每个斩波器电路互换向它的输入 节点施加的信号并且从它的输出节点输出它们。

在从时间t10开始的第一相位时段中，斩波放大器1A输出在 其上叠加非反转偏移电压Va的斩波器输出信号Vsub(t)。响应于控 制时钟Ф1，第一加法器电路在时间t11对斩波器输出信号Vsub(t) 的值进行采样。该值称为Vsub(t11)。

在从时间t12开始的第二相位时段中，斩波放大器1A输出在 其上叠加反转偏移电压Vb的斩波器输出信号Vsub(t)。响应于控制 时钟Ф2，第一加法器电路在输出斩波器输出信号Vsub(t)在时间t14 的值(Vsub(t14))与斩波器输出信号Vsub(t11)的相加值(＝Vfil(t14))。

Vfil(t14)＝Vsig(t11)+Va+Vsig(t14)+Vb+VCOM...公式51 其中符号“+”是相加符号。

在从时间t12开始的第二相位时段中，响应于控制时钟Ф2， 第二加法器电路在时间t14对斩波器输出信号Vsub(t)的值(＝ Vsub(t14))进行采样。也就是说，在第二相位时段中，同时执行在 第一加法器电路中生成相加信号Vfil(t)和在第二加法器电路中对斩 波器输出信号Vsub(t)进行采样。

在从时间t15开始的第一相位时段中，斩波放大器1A输出在 其上叠加非反转偏移电压Va的斩波器输出信号Vsub(t)。响应于控 制时钟Ф1，第一加法器电路在时间t17对斩波器输出信号Vsub(t) 的值进行采样。该值称为Vsub(t17)。

在这一第一相位时段中，响应于控制时钟Ф1，第二加法器电 路输出在时间t17的斩波器输出信号Vsub(t)(＝Vsub(t17))与斩波 器输出信号Vsub(t14)的相加值(＝Vfil(t17))

Vfil(t17)＝Vsig(t14)+Vb+Vsig(t17)+Va+VCOM...公式52 其中符号“+”是相加符号。

也就是说，在第一相位时段中，同时执行在第二加法器电路中 生成相加信号Vfil(t)和在第一加法器电路中对斩波器输出信号 Vsub(t)进行采样。

在从时间t18开始以及以后的第二相位时段中，第一加法器电 路和第二加法器电路执行相同处理。

根据第二实施例的信号处理电路2的效果如下。加法器电路 2B生成通过将针对斩波时钟CLK1的每个半周期在其上叠加非反转 偏移电压和反转偏移电压的斩波器输出信号Vsub(t)相加而获得的相 加信号Vfil(t)。作为结果，与在根据第一实施例的信号处理电路1 中包括的加法器电路1B比较，对于加法器电路2B而言变得有可能 使得从斩波放大器1A生成斩波器输出信号Vsub(t)到加法器电路2B 生成相加信号Vfil(t)的延迟时间为小，这使得有可能以更高准确性去 除偏移电压。

第二实施例的修改

图13示出信号处理电路21的框图，该信号处理电路是根据第 二实施例的信号处理电路2的修改。

在图13中，被给予与图1的符号相同的符号的部分具有与图 1的配置相同的配置，并且省略这些配置中的每个配置的说明。

信号处理电路21具有如下配置，从而向在图11中所示信号处 理电路2中的输出斩波器输出信号Vsub(t)的信号线添加电容元件 C3。电容元件C3的动作和效果与图8中所示信号处理电路11的动 作和效果相同。

第三实施例

图14示出根据第三实施例的信号处理电路3的框图。

在图14中，被给予与图1的符号相同的符号的部分具有与图 1的配置相同的配置，并且省略这些配置中的每个配置的说明。也就 是说，信号处理电路3具有如下配置，其中在图1中所示信号处理 电路1中用斩波放大器3A替换斩波放大器1A。

信号处理电路3具有斩波放大器3A、加法器电路1B和输出级 放大器1C。斩波放大器3A具有调制斩波器电路SA和如下配置， 在该配置中组合两级单端放大器和解调斩波器电路SB。在调制斩波 器电路SA和解调斩波器电路SB中，它们的斩波操作由控制电路 CTL输出的斩波时钟CLK1控制。在加法器电路1B中，它的操作由 控制电路CTL输出的控制时钟Ф1和控制时钟Ф2控制。

图15示出根据第三实施例的数字处理电路3的电路图。斩波 放大器3A具有调制斩波器电路SA、第一级放大器AMP2和两个解 调斩波器电路SB。第一级放大器AMP2是两级单端放大器的具体示 例并且具有折叠共源共栅AB类放大器的配置。

第一级放大器AMP2包括差分输入级、在电源电压VCC侧上 的共源共栅电流镜镜电路、在电源电压VSS侧上的共源共栅电流镜 电路和输出级。

第一级放大器AMP2的差分输入级包括n型晶体管Mn31、 Mn32和Mn33。通过调制斩波器电路SA向n型晶体管Mn31和Mn32 的相应栅极施加差分输入信号Vsp(t)和差分输入信号Vsm(t)。n型晶 体管Mn31和Mn32的源极与n型晶体管Mn33的作为恒定电流源的 漏极耦合。分别向n型晶体管Mn33的栅极和源极施加偏置电压Vb7 和电源电压VSS。

在电源电压VCC侧上的共源共栅电流镜电路具有共源共栅耦 合的p型晶体管Mp32和Mp34以及共源共栅耦合的p型晶体管Mp31 和Mp33。P型晶体管Mp31和Mp32的漏极通过第一解调斩波器电 路SB分别与p型晶体管Mp33和Mp34的源极耦合。P型晶体管Mp33 的漏极与p型晶体管Mp31和Mp32的栅极耦合。

在电源电压VSS侧上的共源共栅电流镜电路具有共源共栅耦 合的n型晶体管Mn36和Mn38以及共源共栅耦合的n型晶体管Mn37 和Mn39。n型晶体管Mn36和Mn37的源极通过第二解调斩波器电 路SB分别与n型晶体管Mn38和Mn39的漏极耦合。n型晶体管Mn36 的漏极与n型晶体管Mn38和Mn39的栅极耦合。

在差分输入级中包括的n型晶体管Mn31和Mn32的漏极分别 与在电源电压VCC侧上的共源共栅电流镜电路中包括的p型晶体管 Mp31和Mp32的漏极耦合。也就是说，差分输入级与在电源电压 VCC侧上的共源共栅电流镜电路折叠共源共栅耦合。

通过调制斩波器电路SA向差分输入级施加针对斩波时钟 CLK1的每个半周期互换的差分输入信号Vsp(t)和Vsm(t)。在电源电 压VCC侧上和在电源电压VSS侧上的相应共源共栅电流镜电路向第 一级放大器AMP2的输出级输出差分输出信号，该差分输出信号通 过与相应电路中的第一解调斩波器电路SB和第二解调斩波器电路 SB一起工作来放大和解调调制斩波器电路SA输出的差分输入信号 Vsp(t)和Vsm(t)而获得。

第一级放大器AMP2的输出级具有执行推挽操作的p型晶体管 Mp37和n型晶体管Mn40。向p型晶体管Mp37的源极施加电源电 压VCC，并且它的漏极与n型晶体管Mn40的漏极耦合。向n型晶 体管Mn40的源极施加电源电压VSS。

在电源电压VCC侧上的共源共栅电流镜电路与在电源电压 VSS侧上的共源共栅电流镜电路之间插入用于使第一级放大器的输 出级执行AB类操作的偏置电路。这一偏置电路具有成对的n型晶 体管Mn34和p型晶体管Mp35以及成对的n型晶体管Mn35和p型 晶体管Mn36。向p型晶体管Mp35和Mp36的栅极施加偏置电压Vb4， 并且向n型晶体管Mn34和Mn35的栅极施加偏置电压Vb5。

p型晶体管Mp34的漏极、p型晶体管Mp36的源极和n型晶 体管Mn35的漏极相互耦合，并且它们的接合点的电压p型晶体管 Mp37的栅极。p型晶体管Mp36的漏极、n型晶体管Mn35的源极和 n型晶体管Mn37的漏极相互耦合，并且它们的接合点的电压被施加 至n型晶体管Mn40的栅极。

通过用斩波时钟CLK1控制调制斩波器电路SA和两个解调斩 波器电路SB，斩波放大器3A针对斩波时钟CLK1的每个半周期输 出在其上叠加非反转偏移电压的斩波器输出信号Vsub(t)和在其上叠 加反转偏移电压的斩波器输出信号Vsub(t)。

加法器电路1B生成相加信号Vfil(t)，该相加信号Vfil(t)通过 将基于参考信号VCOM在其上叠加非反转偏移电压的斩波器输出信 号Vsub(t)与相似地在其上叠加反转偏移电压的斩波器输出信号 Vsub(t)相加而获得。输出级放大器1C通过放大相加信号Vfil(t)来输 出信号处理电路3的输出信号Vout(t)。

折叠共源共栅AB类放大器被解释为信号处理电路3中的两级 单端放大器的示例。两级单端放大器不限于此并且可以改变成具有 共源共栅差分放大器或者轨到轨输入差分级的放大器电路。

第三实施例的修改

图16示出信号处理电路31的框图，该信号处理电路是根据第 三实施例的信号处理电路3的修改。

在图16中，被给予与图14相同的符号的部分具有与图14的 配置相同的配置，并且省略这些配置中的每个配置的说明。也就是 说，信号处理电路31具有如下配置，使得在图16中所示信号处理 电路3中用加法器电路2B替换加法器电路1B。

信号处理电路31具有斩波放大器3A、加法器电路2B和输出 级放大器1C。在图11中示出加法器电路2B的具体配置。

加法器电路2B生成通过将二级单端放大器包括的第一级放大 器AMP2针对斩波时钟CLK1的每个半周期输出的斩波器输出信号 Vsub(t)相加而获得的相加信号Vfil(t)。第一级放大器AMP2交替地 输出在其上叠加非反转偏移电压和反转偏移电压的斩波器输出信号 Vsub(t)。因此，从输出级放大器1C输出如下信号，加法器电路2B 从该信号去除两级单端放大器的偏移电压的影响。

信号处理电路31具有如下配置，其中组合两级单端放大器和 加法器电路2B。作为结果，进一步缩短根据斩波器输出信号Vsub(t) 生成相加信号Vfil(t)的时间，并且变得有可能加速信号处理电路3 的操作。

第四实施例

图17示出根据第四实施例的信号处理电路的框图。

信号处理电路4具有斩波放大器4A、加法器4B和输出级放大 器4C。斩波放大器4A具有调制斩波器电路SA和如下配置，在该 配置中解调斩波器电路SB与整个差分放大器组合。在调制斩波器电 路SA和解调斩波器电路SB中，它们的斩波操作由控制电路CTL 输出的斩波时钟CLK1控制。

向调制斩波器电路SA中输入差分输入信号Vsp(t)和差分输入 信号Vsm(t)。在斩波时钟CLK1的第一相位时段中，斩波放大器4A 输出在其上叠加非反转偏移电压的斩波器输出信号Vsub1(t)和在其 上叠加反转偏移电压的斩波器输出信号Vsub2(t)。另外，在斩波器时 钟CLK1的第二相位时段中，斩波放大器4A输出在其上叠加反转偏 移电压的斩波器输出信号Vsub1(t)和在其上叠加非反转偏移电压的 斩波器输出信号Vsub2(t)。

加法器电路4B具有加法器电路1B_1和加法器电路1B_2，加 法器电路1B_1和加法器电路1B_2均具有与图1中所示加法器电路 1B的配置相同的配置。加法器电路1B_1和加法器电路1B_2各自分 别针对斩波器时钟CLK1的每个周期将斩波器输出信号Vsub1(t)与 斩波器输出信号Vsub2(t)相加。加法器电路4B分别输出斩波器输出 信号Vsub1(t)与斩波器输出信号Vsub2(t)的相加结果作为相加信号 Vfil1(t)和相加信号Vfil2(t)。

输出级放大器4C是单端放大器电路，该单端放大器电路基于 相加信号Vfil1(t)和相加信号Vfil2(t)输出信号处理电路4的输出信号 Vout(t)。

图18是根据第四实施例的信号处理电路4的电路图。斩波放 大器4A具有调制斩波器电路SA、第一级放大器AMP3和解调斩波 器电路SB。

第一级放大器AMP3具有：p型晶体管Mp41、p型晶体管Mp42 和p型晶体管Mp43；n型晶体管Mn42和n型晶体管Mn43；以及共 模反馈电路CMFB。向p型晶体管Mp41的源极施加电源电压VCC， 并且它的漏极与p型晶体管Mp42和p型晶体管Mp43的源极耦合。 向p型晶体管Mp41的栅极施加偏置电压Vb1。

p型晶体管Mp42和p型晶体管Mp43的漏极分别通过节点N4a 和节点N4b与n型晶体管Mn42和n型晶体管Mn43的漏极耦合。 向n型晶体管Mn42和n型晶体管Mn43的源极施加电源电压VSS。 n型晶体管Mn42和n型晶体管Mn43的栅极相互耦合并且与共模反 馈电路CMFB的输出耦合。共模反馈电路CMFB基于节点N4a和节 点N4b的输入的电势控制n型晶体管Mn42和n型晶体管Mn43的 电流。

解调斩波器电路SB的一个输入节点和另一输入节点分别与节 点N4a和节点N4b耦合。解调斩波器电路SB的一个输出节点和另 一输出节点分别与加法器电路1B_1和加法器电路1B_2的输入节点 耦合。

在加法器电路4B中包括的加法器电路1B_1和加法器电路 1B_2具有与如以上描述的图1中所示加法器电路1B的配置相同的 配置。

输出级放大器4C具有p型晶体管Mp44和Mp45以及n型晶 体管Mn44、Mn45和Mn46。向p型晶体管Mp44和Mp45的源极施 加电源电压VCC。n型晶体管Mn44的漏极与p型晶体管Mp44和 Mp45的栅极耦合，p型晶体管Mp45的漏极与n型晶体管Mn45的 漏极耦合并且输出信号处理电路4的输出信号Vout(t)。

分别向n型晶体管Mn44和Mn45的栅极施加相加信号Vfil1(t) 和相加信号Vfil2(t)。n型晶体管Mn44和Mn45的源极与n型晶体管 Mn46的漏极耦合。分别向作为电流源操作的n型晶体管Mn46的栅 极和源极施加偏置电压Vb2和电源电压VSS。

在信号处理电路4中，输出级放大器4C包括单端放大器。输 出级放大器4C不限于该配置并且可以包括整个差分放大器。

第四实施例的修改

图19示出信号处理电路41的框图，该信号处理电路是根据第 四实施例的信号处理电路4的修改。

在图19中，被给予与图17的符号相同的符号的部分具有与图 17的配置相同的配置，并且省略这些配置中的每个配置的说明。

信号处理电路41等效于如下配置，从而在信号处理电路4中 用加法器电路4B1替换加法器电路4B。加法器电路4B1具有加法器 电路2B_1和加法器电路2B_2。加法器电路2B_1和加法器电路2B_2 中的每个加法器电路具有与图11中所示加法器电路2B的配置相同 的配置。也就是说，加法器电路4B1针对斩波时钟CLK1的每个半 周期获得分别在其上叠加非反转偏移电压和反转偏移电压的斩波器 输出信号Vsub1(t)和斩波器输出信号Vsub2(t)，并且分别输出相加结 果作为相加信号Vfil1(t)和相加信号Vfil2(t)。

第五实施例

图20是示出根据第五实施例的信号处理电路5的框图。

在图20中，被给予与图1的符号相同符号的部分具有与图1 的配置相同的配置，省略这些配置中的每个配置的说明。

信号处理电路5具有如下配置，从而在用于输出斩波器输出信 号Vsub(t)的解调斩波器电路SB的输出节点中的一个节点与差分输 入信号Vsm(t)被施加到的调制斩波器电路SA的输入节点中的另一 节点之间耦合反馈电路1F。

图21示出根据第五实施例的信号处理电路5的电路图。在图 21中，被给予与图6的符号相同的符号的部分具有与图6的配置相 同的配置，省略这些配置中的每个配置的说明。

反馈电路1F包括在解调斩波器电路的输出节点中的一个节点 与电源电压VSS被施加到的布线之间串联耦合的电阻器Rfb1和电阻 器Rfb2。电阻器Rfb1的一端与解调斩波器电路的输出节点中的一个 节点耦合。电阻器Rfb1的另一端与电阻器Rfb2的一端耦合。向电 阻器Rfb2的另一端施加电源电压VSS。向调制斩波器电路SA的输 入节点中的另一节点施加通过用电阻器Rfb1和电阻器Rfb2划分斩 波器输出信号Vsub(t)的电压而获得的电压。

图21具有如下配置，从而向根据图6中所示第一实施例的信 号处理电路1添加反馈电路1F。反馈电路1F也适用于根据图10中 所示第二实施例的信号处理电路2、根据图14中所示第三实施例的 信号处理电路3和根据图17中所示第四实施例的信号处理电路中的 任何信号处理电路。具体而言，在信号处理电路2和信号处理电路3 中，耦合反馈电路1F，从而可以向调制斩波器电路SA的输入节点 反馈斩波放大器输出的斩波器输出信号Vsub(t)。

信号处理电路5的效果如下。也就是说，提供反馈电路1F使 得有可能调整信号处理电路5的增益。另外，它也使得有可能配置 算术电路，比如加法器和减法器。

第六实施例

图22是包括根据第六实施例的R/D转换器101的半导体器件 10的框图。

半导体器件10包括R/D转换器101、输入/输出部分102、外 围模拟电路103和外围逻辑电路104。附带提一点，R/D转换器是分 解器/数字转换器的缩写符号表示。

R/D转换器101具有模拟电路部分1011和数字信号处理部分 1012。模拟电路部分1011具有模拟输入部分1011a和激励缓冲器部 分1011b。

模拟输入部分1011a具有输入放大器61和62、乘法型D/A转 换器63和64以及信号处理电路6。向模拟输入部分1011a中输入分 解器信号S1(t)至S4(t)，这些分解器信号是模拟信号。分解器信号S1(t) 和S3(t)是分解器的正弦波输出并且置于输入放大器62和乘法型D/A 转换器64的算术运算中以转换成差分输入信号Vsp(t)。分解器信号 S2(t)和S4(t)是分解器的余弦波输出并且置于输入放大器61和乘法 型D/A转换器63的算术运算中以转换成差分输入信号Vsm(t)。

信号处理电路6将差分输入信号Vsp(t)和差分输入信号Vsm(t) 转换成在分解器的角度信号与数字角度信号之间的误差确定信号 Vout(t)，并且将其输出到数字信号处理部分1012。

根据误差确定信号Vout(t)的高电平或者低电平，数字信号处 理部分1012分别向乘法型D/A转换器63和64反馈数字信号s63和 数字信号s64，从而差分输入信号Vsp(t)和差分输入信号Vsm(t)的值 可以变成几乎相等。数字信号s63和数字信号s64由分解器信号S1(t) 至S4(t)的角度信息唯一决定。作为结果，根据误差确定信号Vout(t) 将分解器信号S1(t)至S4(t)转换成数字角度信号。

数字信号处理部分1012具有控制电路CTL。控制电路CTL向 信号处理电路6输出斩波时钟CLK1、控制时钟Ф1和控制时钟Ф2。

图23示出在根据第六实施例的R/D转换器101中包括的信号 处理电路6的框图。

信号处理电路6具有减法器6S、加法器电路2B和比较器6C。 减法器6S包括斩波放大器3A和电阻器R1至R4。斩波放大器3A 的配置与图15中所示斩波放大器3A的配置相同。加法器电路2B 的配置与图11中所示加法器电路2B的配置相同。

电阻器R2的一端和电阻器R3的一端分别耦合到在斩波放大 器3A中包括的调制斩波器电路SA的输入节点中的一个节点和另一 节点。分别向电阻器R2的另一端和电阻器R3的另一端中输入差分 输入信号Vsm(t)和差分输入信号Vsp(t)。通过电阻器R1向调制斩波 器电路SA的输入节点中的一个节点反馈第一级放大器AMP2的斩 波器输出信号Vsub(t)。电阻器R4的一端耦合到调制斩波器电路SA 的输入节点中的另一节点，并且向电阻器R4的另一端施加参考信号 VCOM。

减法器6S输出与在向电阻器R2的另一端施加的差分输入信 号Vsm(t)与向电阻器R3的另一端施加的差分输入信号Vsp(t)之间的 差值对应的信号作为斩波器输出信号Vsub(t)。加法器电路2B生成 通过将针对斩波时钟CLK1的每个半周期在其上叠加非反转偏移电 压和反转偏移电压的斩波器输出信号Vsub(t)相加而获得的相加信号 Vfil1(t)。

比较器6C基于相加信号Vfil1(t)与参考信号VCOM的比较结 果输出在分解器的角度信号与数字角度信号之间的误差确定信号 Vout(t)。

图24是在根据第六实施例的R/D转换器101中包括的信号处 理电路6的电路图。

斩波放大器3A和加法器电路2B分别与在图15和图11中被 给予相同符号的斩波放大器3A和加法器电路2B相同，并且省略它 们的重复说明。在加法器电路2B中，将参考信号VCOM的值设置 成与根据差分输入信号Vsp(t)和差分输入信号Vsm(t)的公共电压决 定的、斩波器输出信号Vsub(t)的直流电平相同的值。因此，也将比 较器6C的参考电压设置成参考信号VCOM。

根据第六实施例的R/D转换器101的效果如下。

在R/D转换器101中，在数字信号处理部分1012中计算的数 字角度信号的准确性主要依赖于分解器的正弦波输出和余弦波输出 的差分输入信号被输入到其中的信号处理电路6的算术运算的准确 性，即在分解器的角度信号与数字角度信号之间的误差确定信号 Vout(t)的确定准确性。减法器6S包括斩波放大器3A和电阻器R1 至R4，并且斩波放大器3A的斩波器输出信号Vsub(t)由加法器电路 2B转换成相加信号Vfil(t)。作为结果，相加信号Vfil(t)输出如下值， 从该值去除从第一级放大器AMP2产生的偏移电压的影响，这保证 R/D转换器101的转换准确性。

第七实施例

图25是根据第七实施例的多路径嵌套镜像放大器电路20的框 图。

多路径嵌套镜像放大器电路20具有信号处理电路4、控制电 路CTL、放大器205、206和电容元件C5、C6。

信号处理电路4具有斩波放大器4A、加法器4B、输出级放大 器4C和电容元件C4。信号处理电路4具有如下配置，从而电容元 件C4的用于相位补偿的一端耦合到在图18中所示信号处理电路4 中的解调斩波器电路SB的用于输出斩波器输出信号Vsub2(t)的另一 端。向电容元件C4的另一端施加接地电压GND。斩波放大器4A、 加法器电路4B和输出级放大器4C的配置分别与在图18中被给予相 同符号的斩波放大器4A、加法器电路4B和输出级放大器4C的配置 相同。

向放大器205中输入差分输入信号Vsp(t)和差分输入信号 Vsm(t)。向放大器206中输入如下信号，该信号使得将信号处理电路 4的输出级放大器4C的输出信号、放大器205的输出信号和由电容 元件C6反馈的放大器206的输出信号相加。在斩波放大器4A通过 电容元件C5输出的斩波器输出信号Vsub1(t)上叠加放大器206的输 出信号，并且将其输入到加法器电路4B中。

在加法器电路4B中包括的加法器电路1B_1(参照图18)通 过将针对斩波时钟CLK1的每个周期在其上叠加非反转偏移电压和 放大器206的输出信号的斩波器输出信号Vsub1(t)以及在其上叠加 反转偏移电压和放大器206的输出信号的斩波器输出信号Vsub1(t) 相加来生成相加信号Vfil1(t)。在加法器电路4B中包括的加法器电 路1B_2生成通过将针对斩波时钟CLK1的每个周期在其上叠加非反 转偏移电压和反转偏移电压的斩波器输出信号Vsub2(t)而获得的相 加信号Vfil2(t)。

输出级放大器4C向放大器206输出通过放大器相加信号 Vfil1(t)与相加信号Vfil2(t)的差值而获得的输出信号。

如以上描述的那样，多路径嵌套镜像放大器电路20具有包括 斩波放大器4A(第一级放大器)、加法器电路4B和输出级放大器 4C(第二级放大器)以及放大器206(第三级放大器)的三级高增 益信号路径。多路径嵌套镜像放大器电路20还具有包括放大器205 和放大器206的两级宽带信号路径。

通过电容元件C5向加法器电路4B的输入侧反馈放大器206 的输出信号实现向第二级放大器的输入反馈第一路径的第三级放大 器的输出。另外，通过在第一路径的第一级中放置信号处理电路4， 减少偏移电压对多路径嵌套镜像放大器电路20的输出信号的影响。

在根据相应实施例的信号处理电路的说明中，在斩波器时钟 CLK1的逻辑电平与在调制斩波器电路SA和解调斩波器电路SB中 的每个开关的接通/关断状态之间的关联示出一个示例。可以适当地 变更二者的关系。

另外，不必要求将在调制斩波器电路SA和解调斩波器电路SB 中的每个开关的接通/关断状态设置成相同状态。也就是说，在调制 斩波器电路SA中和在解调斩波器电路SB中，在从它的输出节点输 出向每个输入节点施加的输入信号时，分别在调制斩波器电路SA中 和在解调斩波器电路SB中独立设置输入信号的互换操作。

例如设置解调斩波器电路SB的操作，从而在定期地互换并且 向在图1中所示斩波放大器1A中的第一放大器AMP1施加差分输入 信号Vsp(t)和Vsm(t)时，斩波放大器1A可以交替地输出在其上叠加 非反转偏移电压和反转偏移电压的斩波器输出信号Vsub(t)。考虑第 一放大器AMP1的电路配置等来决定解调斩波器电路SB的操作设置 到这一调制斩波器电路SA的操作。

信号处理电路中的第一级放大器AMP1等不限于在每个实施 例中公开的具体电路配置，并且必要的部分仅为用于放大差分输入 信号的放大器。

应当认识到这时公开的实施例在所有方面为示例而非限制。本 发明的范围由所附权利要求的范围而不是由以上提到的描述限定， 并且它旨在于包括落入与权利要求的范围等效的含义内的所有改 变。