CAKE3D NAND存储器及其形成方法

摘要

本发明公开了一种CAKE3D NAND存储器及其形成方法。其中方法包括：提供衬底；依次形成底层隔离层、底层选择管栅极层、多组交替的存储管隔离层和存储管栅极层、顶层隔离层和顶层选择管栅极层；刻蚀形成N个垂直孔，垂直孔的底部与衬底接触；在垂直孔的内表面上沉积形成电荷俘获复合层，然后填积多晶硅以形成柱状衬底；刻蚀隔离槽以将顶层选择管栅极层均分为N组、每组M个、共计M×N个相同的顶层选择管栅极单元；对M×N个顶层选择管栅极单元、底层选择管栅极层和多层存储管栅极层分别形成金属引线；形成与N个柱状衬底顶部分别相连的N条位线，以及形成源线。本发明的方法工艺简单，形成的CAKE3D NAND存储器具有存储密度高、编程效率和擦除效率高等优点。

说明书

技术领域

本发明属于存储器制造技术领域，具体涉及一种CAKE3D NAND存储器及其形成方 法。

背景技术

传统的NAND与非型闪存存储器都是采用平面结构的，限制了存储密度的提高，存 在微缩瓶颈，因此3D NAND成为存储器技术领域的发展方向。

已有研究者提出一种结合了硅通孔技术的P-BiCS3D NAND(Pipe-shaped Bit Cost  Scalable3D NAND，U型垂直沟道3D与非型闪存)结构。该技术为：在交替层叠栅极层和 层间绝缘层之后，通过从最上层到最下层的贯通孔内嵌入多晶硅通道，来实现多个存储单 元层叠。换言之，该技术的核心在于在U字状NAND串上连接单元。但该技术的存储密度 提高程度仍然不够理想。

发明内容

本发明旨在至少解决现有技术中存在的存储密度提高程度仍然不够理想的技术问题。 为此，本发明的一个目的在于提出一种存储密度更高的CAKE3D NAND(蛋糕形三维与非 型闪存)存储器的形成方法。本发明的另一目的在于提出一种存储密度更高的CAKE3D  NAND存储器。

为了实现上述目的，根据本发明一个方面的实施例的CAKE3D NAND存储器的形成 方法，可以包括以下步骤：一种CAKE3D NAND存储器的形成方法，其特征在于，包括 以下步骤：提供衬底；形成底层隔离层和底层选择管栅极层；交替形成多组存储管隔离层 和存储管栅极层；形成顶层隔离层和顶层选择管栅极层；刻蚀形成在俯视平面上均匀分布 的N个垂直孔，所述垂直孔的底部与所述衬底接触，N为正整数；在所述垂直孔的内表面 上沉积形成电荷俘获复合层，然后填积多晶硅以形成柱状衬底；垂直刻蚀多个隔离槽，其 中各个所述隔离槽的底部与所述顶层隔离层接触，所述多个隔离槽将顶层选择管栅极层在 俯视平面上被均分为N组、每组M个、共计M*N个相同的顶层选择管栅极单元，M为正 整数；对所述M*N个顶层选择管栅极单元、所述底层选择管栅极层和多层所述存储管栅极 层分别形成金属引线；形成与所述N个柱状衬底顶部分别相连的N条位线，以及形成与所 述衬底底部相连的源线。

根据本发明实施例的CAKE3D NAND存储器的形成方法，至少具有以下优点：

(1)与现有技术兼容，简单易行，工艺成本低。

(2)制得的存储器在垂直方向实现了单元串接，比传统平面结构的与非闪存多了垂直 方向拓展来提升存储密度。此外，与P-BiCS结构NAND相比，通过“将垂直孔进行等分” 的方法将最小存储单元在俯视平面上进一步细化，使得存储密度进一步提升。

(3)制得的存储器中，与同一个垂直孔外围相接触的多个单元共用同一个柱状衬底， 因此同一时间参与编程的存储单元或者同一时间参与擦除的存储单元越多，柱状衬底处的 电场越强，电流也越大，越容易产生热电子或者热空穴，存储器的编程效率或者擦除效率 越高。

(4)制得的存储器中，由于电荷俘获复合层是形成在垂直孔的内表面上的，因此其俯 视截面为环形，具有弧度。由电荷俘获复合层中的弧形介质中电场分布特性可知，具有弧 度的电荷俘获复合层使得形成的存储器的编程效率或者擦除效率更高。

另外，根据本发明实施例的CAKE3D NAND存储器的形成方法还可以具有如下附加 技术特征：

在本发明的一个示例中，所述多个隔离槽包括：多个第一隔离槽，用于将所述顶层选 择管栅极层平均分隔成N个相同顶层选择管栅极区域，其中，每个所述顶层选择管栅极区 域对应一个所述柱状衬底；以及多个第二隔离槽，用于将每个顶层选择管栅极区域平均分 隔成M个相同顶层选择管栅极单元，其中，每个顶层选择管栅极单元均与所述柱状衬底的 局部相接触。

在本发明的一个示例中，所述沉积形成电荷俘获复合层包括：依次沉积形成隧穿氧化 层、电荷陷阱层和阻挡氧化层。

在本发明的一个示例中，当所述N个垂直孔呈二维正方点阵分布时，M取值为4、8 或16；当所述N个垂直孔呈二维六角点阵分布时，M取值为3、6或9。

根据本发明另一方面的实施例的CAKE3D NAND存储器，可以包括：衬底；形成在 所述衬底之上的底层隔离层和底层选择管栅极层；形成在所述底层选择管栅极层之上的、 交替出现的多组存储管隔离层和存储管栅极层；形成在所述多组存储管隔离层和存储管栅 极层之上的顶层隔离层；形成在所述顶层隔离层之上的、在俯视平面上均匀分布的、N组 并且每组M个、共计M*N个相同的顶层选择管栅极单元；N个柱状结构，每个所述柱状 结构在俯视平面上位于每组顶层选择管栅极单元的中间，N组顶层选择管栅极单元分别与 N个所述柱状结构分别对应，并且属于同一组中的M个顶层选择管栅极单元分别与一个所 述柱状结构的局部相接触，其中，每个所述柱状结构在长度方向上从所述顶层选择管栅极 层垂直贯穿至所述衬底，每个所述柱状结构在径向方向包括外侧的电荷俘获复合层和内侧 的柱状衬底；多条栅极金属引线，所述多条栅极金属引线分别与所述M*N个顶层选择管栅 极单元、所述底层选择管栅极层和多层所述存储管栅极层相连；N条位线，所述N条位线 与所述N个柱状衬底顶部分别相连；以及源线，所述源线与所述衬底底部相连。

根据本发明实施例的CAKE3D NAND存储器，至少具有以下优点：

(1)本发明在垂直方向实现了单元串接，比传统平面结构的与非闪存多了垂直方向拓 展来提升存储密度。此外，与P-BiCS结构NAND相比，通过“将垂直孔进行等分”的方 法将最小存储单元在俯视平面上进一步细化，使得存储密度进一步提升。

(2)与同一个垂直孔外围相接触的多个单元共用同一个柱状衬底，因此同一时间参与 编程的存储单元或者同一时间参与擦除的存储单元越多，柱状衬底处的电场越强，电流也 越大，越容易产生热电子或者热空穴，存储器的编程效率或者擦除效率越高。

(3)由于电荷俘获复合层是形成在垂直孔的内表面上的，因此其俯视截面为环形，具 有弧度。由电荷俘获复合层中的弧形介质中电场分布特性可知，具有弧度的电荷俘获复合 层使得形成的存储器的编程效率或者擦除效率更高。

另外，根据本发明实施例的CAKE3D NAND存储器还可以具有如下附加技术特征：

在本发明的一个示例中，所述电荷俘获复合层沿径向方向由外至内依次包括：隧穿氧 化层、电荷陷阱层和阻挡氧化层。

在本发明的一个示例中，当所述N个柱状结构呈二维正方点阵分布时，M取值为4、8 或16；当所述N个柱状结构呈二维六角点阵分布时，M取值为3、6或12。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明 显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和 容易理解，其中：

图1至图10是本发明实施例的CAKE3D NAND存储器的形成方法的过程示意图。

图11a是图10所示的CAKE3D NAND存储器的局部结构立体图，图11b是图10所示 的CAKE3D NAND存储器的等效电路图。

图12是本发明实施例的CAKE3D NAND存储器的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同 或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描 述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

本发明第一方面提出一种CAKE3D NAND存储器的形成方法，可以包括以下步骤：

S1.提供衬底。

可以提供P型硅材料的衬底101，其中掺杂元素为硼，掺杂浓度为10¹⁹cm^-3。此时的器 件侧视图如图1所示。

S2.形成底层隔离层和底层选择管栅极层。

在衬底101之上形成底层隔离层201，然后在底层隔离层201之上形成底层选择管栅极 层202。此时的器件侧视图如图2所示。底层隔离层201的材料可以为二氧化硅。设置底 层隔离层201的目的是为了实现电学隔离。底层选择管栅极层202的材料可以根据需要灵 活选择，常见的有掺杂的多晶硅、金属钨、钛、钴中的一种或几种组成的合金材料。底层 选择管栅极层202的厚度取决于工艺尺寸，例如45nm工艺则底层选择管栅极层202的厚 度为90nm，可以视实际需求而定。设置底层选择管栅极层202目的是制作NAND与非型 闪存的底层选择管的栅极。

S3.交替形成多组隔离层和存储管栅极层。

交替沉积隔离材料和栅极材料，以交替形成多组(例如四组)隔离层203和存储管栅 极层204。此时的器件侧视图如图3所示。需要说明的是，四组仅是出于示例的方便而非 本发明的限定。隔离层203的材料可以为二氧化硅，其厚度根据实际工艺尺寸而定。设置 隔离层203的目的是为了实现电学隔离。存储管栅极层204的材料可以根据需要灵活选择， 常见的有掺杂的多晶硅、金属钨、钛、钴中的一种或几种组成的合金材料。存储管栅极层 204的厚度取决于工艺尺寸，可以视实际需求而定。设置存储管栅极层204目的是制作 NAND与非型闪存的存储管的栅极。淀积的层数视实际工艺尺寸和需求而定，这里展示的 是制作四组隔离层203和存储管栅极层的效果。

需要说明的是，上文叙述的存储管是指具有存储信息能力的MOS场效应管，与选择管 的差别在于，选择管是不具有存储信息能力的MOS场效应管，选择管只具有控制功能，通 过栅极控制源极和漏极之间的沟道的导通和截止。

S4.形成顶层隔离层和顶层选择管栅极层。

继续形成顶层隔离层205和顶层选择管栅极层206。此时的器件侧视图如图4所示。顶 层隔离层205的材料可以为二氧化硅。设置顶层隔离层205的目的是为了实现电学隔离。 顶层选择管栅极层206的材料可以根据需要灵活选择，常见的有掺杂的多晶硅、金属钨、 钛、钴中的一种或几种组成的合金材料。顶层选择管栅极层206的厚度取决于工艺尺寸， 例如45nm工艺则顶层选择管栅极层206的厚度为90nm，可以视实际需求而定。设置顶层 选择管栅极层206目的是制作NAND与非型闪存的顶层选择管的栅极。

S5.刻蚀形成在俯视平面上均匀分布的N个垂直孔，垂直孔的底部与衬底接触，N为正 整数。

具体地，可以通过等离子体干法刻蚀或激光刻蚀等工艺加工形成深至衬底101的4个 垂直孔300，此时的器件的侧视图如图5a所示，俯视图如图5b所示。垂直孔300的直径约 为0.5μm，在不同实施例中可以根据实际需要调节。其中，N个垂直孔在俯视平面上可以 呈二维正方点阵分布或者二维六角点阵分布。

S6.在垂直孔的内表面上沉积形成电荷俘获复合层，然后填积多晶硅以形成柱状衬底。

具体地，可以在垂直孔300的内表面依次沉积形成二氧化硅材料的隧穿氧化层301、氮 化硅材料的电荷陷阱层302和二氧化硅材料的阻挡氧化层303，以形成ONO(二氧化硅- 氮化硅-二氧化硅)结构的电荷俘获复合层。例如，采用0.13um工艺尺寸下的尺寸，设工 艺尺寸为lg，则隧穿氧化层301、电荷陷阱层302和阻挡氧化层303典型厚度依次为0.69lg、 0.54lg、0.35lg。最终形成的每个存储单元实际上使用的是SONOS(多晶硅-二氧化硅-氮化 硅-二氧化硅-硅)存储机理。最后淀积多晶硅把孔内空隙填满以形成柱状衬底304，然后磨 掉顶部多余的部分进行平坦化。此时的器件的侧视图如图6a所示，俯视图如图6b所示。

S7.垂直刻蚀多个隔离槽，其中各个隔离槽的底部与顶层隔离层接触，多个隔离槽将 顶层选择管栅极层在俯视平面上被均分为N组、每组M个、共计M*N个相同的顶层选择 管栅极单元，M为正整数。

各个隔离槽仅深至顶层隔离层，并不继续向下深刻。隔离槽的宽度视实际需要而定， 保证实现电学隔离即可。多个隔离槽包括多个第一隔离槽和第二隔离槽。多个第一隔离槽 用于将顶层选择管栅极层平均分隔成N个相同顶层选择管栅极区域，其中，每个顶层选择 管栅极区域对应一个柱状衬底。多个第二隔离槽用于将每个顶层选择管栅极区域平均分隔 成M个相同顶层选择管栅极单元，其中，每个顶层选择管栅极单元均与柱状衬底的局部相 接触。

具体地，可以首先刻蚀多个第一隔离槽将四个垂直孔分隔开来，即顶层选择管栅极层 206被划分4个顶层选择管栅极区域，此时器件的局部俯视图如图7a所示。然后再刻蚀多 个第二隔离槽，每个第二隔离槽的一端与一个垂直孔300的侧壁相接触，另一端与一个第 一隔离槽相交，此时器件的局部俯视图如图7b所示。至此，顶层选择管栅极层206被划分 为4组*4个＝16个相同的顶层选择管栅极单元206a。需要说明的是，在其他实施例中也可 以同时刻蚀多个第一隔离槽和多个第二隔离槽，还可以先刻蚀多个第二隔离槽后刻蚀多个 第一隔离槽，刻蚀顺序可以灵活调整，并不改变本发明的实质。

需要说明的是，M的取值可以为任意数值。M取值太小，则存储密度没有明显提升； M取值太大，则加工难度较大。出于布局规整美观以及加工便利的考虑，当N个垂直孔呈 二维正方点阵分布时，M优选取值为4、8或16，器件的俯视图分别如图8a、图8b和图 8c所示；当N个垂直孔呈二维六角点阵分布时，M优选取值为3、6或12，器件的俯视图 分别如图8d、图8e和图8f所示。

S8.对M*N个顶层选择管栅极单元、底层选择管栅极层和多层存储管栅极层分别形成 金属引线。

其中，对位于器件顶部的M*N个顶层选择管栅极单元206a，可以直接在其顶部形成 金属引线401。对于隐藏在顶层隔离层下的底层选择管栅极层和多层存储管栅极层，可以 在器件一旁刻蚀通向底层选择管栅极层和各层存储管栅极层的深孔，孔内先淀积二氧化硅 作为绝缘材料，再刻蚀孔再淀积导电性良好的金属(例如铝)，形成金属引线401来实现连 接。此时的器件的立体示意图如图9a所示，俯视图如图9b所示，图9b中的A-A处的断 面图如图9c所示。

S9.形成与N个柱状衬底顶部分别相连的N条位线，以及形成与衬底底部相连的源线。

具体地，如图10所示，可以在各个柱状衬底304的顶部形成导电电极作为位线402， 以及从器件底部引出源线(图中未示出)。此外，还可以包括步骤：沉积二氧化硅的绝缘介 质以填满器件的各个空隙。此为本领域技术人员的已知常识，本发明不赘述。

至此，制得了造型仿佛切分成多块蛋糕的CAKE3D NAND存储器。下面结合图11a 和图11b简要介绍该CAKE3D NAND存储器的工作原理。图10所示的CAKE3D NAND 存储器可以视作由四个图11a所示的局部结构构成。图11a所示的局部结构的等效电路图 如图11b所示。在图11b中，当需要对某个存储管进行操作时，则对应的位线(柱状衬底 304顶部引出的金属引线)接高电平，源线(衬底204底部引出的金属引线)保持接地， 底层选择管栅极接高电平，则底层选择管导通。当顶层选择管接高电平时则选择管所在列 的存储管被选中(注意顶层选择管栅极是分离的，底层选择管栅极连在一起的)，此时在需 要操作的存储管栅极上加上不同的电压则实现不同的操作(比如加编程电压则实现编程， 加擦除电压则实现擦除，加读取电压则读取存储信息)，而顶层选择管接低电平的所在列的 存储管由于顶层选择管截止，所以即使存储管栅极上有工作电压，但是因为顶层选择管截 止，不能产生沟道，所以不会受到影响。

综上所述，本发明的CAKE3D NAND存储器的形成方法，至少具有以下优点：

(1)与现有技术兼容，简单易行，工艺成本低。

(2)制得的存储器在垂直方向实现了单元串接，比传统平面结构的与非闪存多了垂直 方向拓展来提升存储密度。此外，与P-BiCS结构NAND相比，通过“将垂直孔进行等分” 的方法将最小存储单元在俯视平面上进一步细化，使得存储密度进一步提升。

(3)制得的存储器中，与同一个垂直孔外围相接触的多个单元共用同一个柱状衬底， 因此同一时间参与编程的存储单元或者同一时间参与擦除的存储单元越多，柱状衬底处的 电场越强，电流也越大，越容易产生热电子或者热空穴，存储器的编程效率或者擦除效率 越高。

(4)制得的存储器中，由于电荷俘获复合层是形成在垂直孔的内表面上的，因此其俯 视截面为环形，具有弧度。由电荷俘获复合层中的弧形介质中电场分布特性可知，具有弧 度的电荷俘获复合层使得形成的存储器的编程效率或者擦除效率更高。

为使本领域技术人员更好地理解本发明，关于第(4)点的具体解释如下：最终形成的 CAKE3D NAND的每个存储管中都包括：一部分柱状衬底304、一部分阻挡氧化层303、 一部分电荷陷阱层302、一部分隧穿氧化层301，以及存储管栅极层204。对存储管进行编 程操作时，存储管栅极层204上加编程电压(正电压)，柱状衬底304接地或者加负电压(实 际操作为对衬底101接地，而衬底101与柱状衬底304连通，故相当于对柱状衬底304接 地)。此时形成了由存储管栅极层204指向柱状衬底的电场，即垂直孔圆周指向垂直孔圆心 方向的电场。由弧形氧化层介质中电场分布特性可知，此时隧穿氧化层301中的电场比阻 挡氧化层303中的电场更强。因此柱状衬底304中电子更容易通过阻挡氧化层303隧穿进 入电荷陷阱层302，即实现编程，而电荷陷阱层302中的电子不容易通过阻挡氧化层303 隧穿进入存储管栅极层204，因此编程效率更高。对存储管进行擦除操作时，存储管栅极 层204接擦除电压(负电压)，对应的柱状衬底304接地(实际操作为将衬底101接地而衬 底101与柱状衬底304连通，故相当于柱状衬底304接地)。此时形成了由对应的柱状衬底 304指向存储管栅极204的电场，即垂直孔圆心指向垂直孔圆周方向的电场。由弧形氧化 层介质中电场分布特性可知，此时隧穿氧化层301中的电场比阻挡氧化层303中的电场更 强，因此电荷陷阱层302中的电子更容易通过隧穿氧化层301隧穿进入柱状衬底304，即 实现电荷擦除，而阻挡氧化层303中电场较弱，所以存储管栅极层204中的电子不容易通 过阻挡氧化层303隧穿进入电荷陷阱层302，即擦除饱和的情况不容易发生，因此擦除效 率更高。而传统的结构中介质层都是平面的，隧穿氧化层、电荷陷阱层、阻挡氧化层中的 电场分布是均匀的，因此就不存在上述的特性。

本发明第二方面还提出一种CAKE3D NAND存储器。如图12所示，该CAKE3D NAND 存储器可以包括：垂直方向上依次堆叠的衬底101、底层隔离层201、底层选择管栅极层 202、多组交替出现的存储管隔离层203和存储管栅极层204、顶层隔离层205，以及形成 在顶层隔离层205之上的、在俯视平面上均匀分布的、N组并且每组M个、共计M*N个 相同的顶层选择管栅极单元206a、N个柱状结构、多条栅极金属引线401、N条位线402 以及源线(图中未示出)。

其中，每个柱状结构在俯视平面上位于每组顶层选择管栅极单元206a的中间。N组顶 层选择管栅极单元206a分别与N个柱状结构分别对应，并且属于同一组中的M个顶层选 择管栅极单元206a分别与一个柱状结构的局部相接触。每个柱状结构在长度方向上从顶层 选择管栅极层205垂直贯穿至衬底101。每个柱状结构在径向方向包括外侧的电荷俘获复 合层和内侧的柱状衬底304。可选地，电荷俘获复合层沿径向方向由外至内依次可以包括： 隧穿氧化层301、电荷陷阱层302和阻挡氧化层303。

其中多条栅极金属引线401分别与M*N个顶层选择管栅极单元206a、底层选择管栅 极层202和多层存储管栅极层204相连。

其中N条位线402与N个柱状衬底的顶部分别相连，源线与衬底101的底部相连。

在本发明的一个实施例中，当N个柱状结构呈二维正方点阵分布时，M优选取值为4、 8或16；当N个柱状结构呈二维六角点阵分布时，M优选取值为3、6或12。

根据上文相关内容可知，本发明的CAKE3D NAND存储器，至少具有以下优点：

(1)本发明在垂直方向实现了单元串接，比传统平面结构的与非闪存多了垂直方向拓 展来提升存储密度。此外，与P-BiCS结构NAND相比，通过“将垂直孔进行等分”的方 法将最小存储单元在俯视平面上进一步细化，使得存储密度进一步提升。

(2)与同一个垂直孔外围相接触的多个单元共用同一个柱状衬底，因此同一时间参与 编程的存储单元或者同一时间参与擦除的存储单元越多，柱状衬底处的电场越强，电流也 越大，越容易产生热电子或者热空穴，存储器的编程效率或者擦除效率越高。

(3)由于电荷俘获复合层是形成在垂直孔的内表面上的，因此其俯视截面为环形，具 有弧度。由电荷俘获复合层中的弧形介质中电场分布特性可知，具有弧度的电荷俘获复合 层使得形成的存储器的编程效率或者擦除效率更高。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、 “厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、 “顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的 方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或 元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者 隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐 含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上， 除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术 语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械 连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元 件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具 体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是 第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特 征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅 仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面” 可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二 特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、 或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包 含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须 针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一 个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中 描述的不同实施例或示例进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的， 不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例 进行变化、修改、替换和变型。