通过阳极化形成具有介质隔离的体SiGe鳍片

摘要

本发明涉及通过阳极化形成具有介质隔离的体SiGe鳍片。提供了一种制造半导体器件的方法，该方法包括：提供包括硅层、掺杂半导体层和未掺杂硅锗层的材料叠层。通过蚀刻穿过未掺杂硅锗层、掺杂半导体层并且蚀刻含硅层的一部分，由材料叠层形成至少一个鳍片结构。形成与至少一个鳍片结构的至少一个端部接触的隔离区域。阳极化工艺去除至少一个鳍片结构的掺杂半导体层以提供空隙。沉积介质层以填充在硅层和掺杂半导体层之间的空隙。然后在至少一个鳍片结构的沟道部分形成源极和漏极区域。

说明书

技术领域

本发明一般地涉及半导体器件，更具体地，本发明涉及具有鳍片结构 的半导体器件。

背景技术

为了能够制造具有比现有器件更高的集成密度的如存储器、逻辑以及 其它器件的集成电路（IC），必须寻找一种进一步减小如金属氧化物半导 体场效应晶体管（MOSFET）和互补金属氧化物半导体（CMOS）场效应 晶体管（FET）的尺寸的方法。按比例缩小可得到紧凑的产品并且通过缩 减器件的总的尺寸和操作电压而同时保持器件的电性能，提高了器件的操 作性能。由于器件的按比例缩减已达到了其极限，如鳍片型场效应晶体管 （鳍片FET）的其它半导体结构引起了关注。

发明内容

提供了一种制造半导体器件的方法，该方法包括提供材料叠层，所述 材料叠层包括硅层、在所述硅层的表面上的掺杂半导体层以及在所述掺杂 半导体层上的未掺杂硅锗层。通过蚀刻穿过未掺杂硅锗层、掺杂半导体层 并且蚀刻含硅层的一部分，由材料叠层形成至少一个鳍片结构。形成支撑 结构，与至少一个鳍片结构的至少一个端部接触。阳极化工艺去除所述至 少一个鳍片结构的所述掺杂半导体层，以在所述硅层和所述未掺杂硅锗层 之间提供空隙；沉积介质层以填充在硅层和未掺杂硅锗层之间的空隙。然 后在至少一个鳍片结构的沟道部分形成源极和漏极区域。

提供了另一种制造半导体器件的方法，该方法包括在衬底上形成第一 材料叠层和第二材料叠层。第一材料叠层包括：在衬底上的掺杂半导体层 和在掺杂半导体层上的硅层。第二材料叠层包括：在衬底上的掺杂半导体 层和在掺杂半导体层上的硅锗层。用穿过所述硅层和所述硅锗层并在所述 掺杂半导体层上终止的蚀刻由所述第一材料叠层和所述第二材料叠层形成 鳍片结构。然后在每个鳍片结构的至少一个端部上形成支撑结构。然后去 除所述掺杂半导体层以在所述衬底和所述硅层以及所述衬底和所述硅锗层 之间提供空隙。沉积介质层以填充在所述硅层和所述衬底之间的空隙以及 所述硅锗层和所述衬底之间的空隙。然后在所述鳍片结构的沟道部分上形 成源极区域和漏极区域，其中包括所述硅锗层的鳍片结构的所述源极和漏 极区域具有p-型导电性的并且包括所述硅层所述鳍片结构的所述源极和 漏极区域具有n-型导电性的。

另一方面，提供了一种半导体器件。在一个实施例中，半导体器件包 括在体衬底上的介质层上的硅锗（SiGe）鳍片结构。具有p-型导电性的源 极区域和漏极区域与硅锗（SiGe）鳍片结构的沟道部分直接接触。

附图说明

联系附图将更好的理解以实例给出并且没有旨在限制本发明仅为随后 的详细描述，其中类似的标号表示类似的元件和部分，其中：

图1是侧面截面图，示出了根据本发明的一个实施例的未掺杂硅锗层、 掺杂半导体层和硅层的材料叠层。

图2是侧面截面图，示出了从图1描述的材料叠层形成鳍片结构的一 个实施例。

图3A是侧面截面图，示出了根据本发明的一个实施例的形成与至少 一个鳍片结构的至少一个端部接触的支撑结构。

图3B示出了图3A描述的结构沿剖面线A-A的侧面截面图。

图4是侧面截面图，示出了用于去除至少一个鳍片结构的掺杂半导体 层的阳极化工艺的一个实例。

图5是侧面截面图，根据本发明的一个实施例描述了沉积为填充硅层 和未掺杂硅锗层之间的空隙的介质层。

图6A是顶视图，根据本发明的一个实施例描述了给鳍片结构形成源 极和漏极区域。

图6B示出了图6A中沿剖面线B-B的侧面截面图。

图6C示出了图6A中沿剖面线C-C的侧面截面图。

图6D示出了图6A中沿剖面线D-D的侧面截面图。

图7是侧面截面图，根据本发明的另一个实施例示出了在掺杂半导体 层上的硅层的第一材料叠层和掺杂半导体层上的硅锗的第二材料叠层，其 中第一材料叠层和第二材料叠层都存在于半导体衬底上。

图8是侧面截面图，示出了从图7描述的第一材料叠层和第二材料叠 层形成鳍片结构的一个实施例。

图9是侧面截面图，根据本发明的一个实施例描述了去除掺杂半导体 层以在衬底和硅层以及衬底和硅锗层之间提供空隙。

图10是侧面截面图，描述了形成介质层以填充在衬底和硅层之间的空 隙以及填充衬底和硅锗层之间的空隙的一个实施例。

图11是侧面截面图，根据本发明的一个实施例描述了用局域阳极化工 艺处理的半导体结构的一个实施例。

具体实施方式

这里描述了本发明的方法和结构的具体实施例；然而，应该明白本发 明的实施例仅示出在不同形式下实施的本发明的方法和结构。另外，根据 本发明的不同实施例给出的每个实例旨在说明而不是限制。在说明书中引 用的“一个实施例”“实施例”“示范性实施例”等等指描述的实施例可 以包括特定特征、结构或者特性但是不必每个实施例都包括特定的特征、 结构和特性。

另外，附图不必按比例，某些特征可以放大以示出具体部件的细节。 因此，这里公开的特定结构和功能细节没有旨在限制，而仅示例性地说明 用于教导本领域的技术人员不同地使用本发明公开的方法和结构。为了描 述目的，下文的术语“上”“下”“顶”“底”及其派生当它们在附图中 取向时与公开的结构相关。

这里公开的方法和结构提供鳍片结构。在如鳍片FET的含鳍片半导体 器件的一些实例中，期望其具有从体衬底隔离的体鳍片。通过用介质从体 衬底隔离体鳍片，可以最小化漏电流。制造介质隔离的体鳍片FET的一种 方法是在牺牲硅锗（SiGe）结构上形成硅（Si）鳍片。然而，已经发现这 样的方法不能用于形成介质隔离硅锗（SiGe）鳍片结构或者锗（Ge）鳍片 结构，因为提供鳍片结构的牺牲硅锗（SiGe）和硅锗（SiGe）之间缺乏选 择性蚀刻。通过具有介质隔离的硅锗（SiGe）鳍片会提高p-型鳍片场效应 晶体管（P型鳍片FET）的性能。

图1-6D示出了一种制造包括至少一个鳍片结构5的半导体器件的方 法的一个实施例，其中至少一个鳍片结构5由硅锗（SiGe）构成并且与介 质表面即介质层13直接接触。术语“直接接触”指诸如第一结构的第一元 件和诸如第二结构的第二元件连接而在两个元件的界面处没有任何中间导 电、绝缘或者半导体层。

图1示出了材料叠层10的一个实施例，其包括未掺杂硅锗层8、掺杂 半导体层7和半导体层6。在一个实施例中，可以通过体衬底提供半导体 层6。半导体层6可以包括Si、Ge、SiGe、GaAs、InAs、InP、SiCGe、 SiC以及其它III/V或者II/VI族半导体化合物及其合金中的至少一种。在 一个实例中，半导体层6由如硅（Si）的含硅材料构成。在一个实例中， 半导体层6是单晶体。

掺杂半导体层7可以存在于半导体层6上，例如直接接触。在一些实 施例中，掺杂半导体层7可以由硅锗（SiGe）构成。掺杂半导体层7可以 包括高达99重量%的锗。在一个实施例中，掺杂半导体层7是掺杂硅锗 （SiGe）层并且包括从1重量%的锗到99重量%的锗。在另一个实施例 中，掺杂半导体层7包括10重量%到50重量%的锗。掺杂半导体层7可 以是具有连续分布的锗的单层或者可以是在层的不同区域中包括不同含量 的锗的渐变。掺杂半导体层7的厚度范围可以从5nm到5000nm。在另一 个实施例中，掺杂半导体层7的厚度范围可以从20nm到200nm。

在一个实施例中，掺杂半导体层7是通过外延生长和/或沉积方法沉积 的“外延”层。被称为“外延”的半导体材料是使用外延生长和/或沉积形 成的半导体材料。术语“外延生长和/或沉积”和“外延形成和/或生长” 指在半导体材料的沉积表面上的半导体材料的生长，其中被生长的半导体 材料具有与沉积表面的半导体材料相同的晶体特性。在一种外延沉积工艺 中，通过源气体提供的化学反应物被控制并且设定系统参数以便到达半导 体衬底的沉积表面处的沉积原子具有足够的能量在表面周围移动并且使自 己沿沉积表面的原子晶体排列取向。因此，外延半导体材料具有与在其上 形成外延半导体材料的沉积表面相同的晶体特性。例如，在{100}晶体表面 上沉积的外延半导体材料将具有{100}取向。在一些实施例中，外延生长和 /或沉积工艺是选择性的以在半导体表面上形成并且不在如氧化硅或者氮 化硅表面的介质表面上沉积材料。

可以使用大量不同的源沉积外延硅锗。在一些实施例中，用于外延硅 锗的沉积的气体源可以包括含硅气体源和含锗气体源的混合物。例如可以 从选自硅烷、二硅烷、三硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅 烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基 二硅烷、六甲基二硅烷及其组合组成的组的硅气体源和选自锗烷、二锗烷、 环锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合组成的组的锗气体源的 组合沉积硅锗外延层。

在一个实施例中，掺杂半导体层7包括锗，如100重量%的锗。可以 使用大量不同的源沉积外延锗。在一些实施例中，用于外延生长的含锗气 体源包括锗烷（GeH₄）、二锗烷（Ge₂H₆）、环锗烷、二氯锗烷、三氯锗 烷、四氯锗烷及其组合。

适合在本发明中使用的各种外延生长工艺设备的实例包括，例如快速 热化学气相沉积（RTCVD）、低能等离子体沉积（LEPD）、超高真空化 学气相沉积（UHVCVD）、大气压化学气相沉积（APCVD）以及分子数 外延（MBE）。用于形成掺杂半导体层7的外延沉积工艺的温度范围优选 从550℃到900℃。虽然更高的温度典型地导致更快的沉积，但是更快的 沉积会导致晶体缺陷和薄膜裂痕。

这里使用的描述掺杂半导体层7的术语“掺杂”意味着在掺杂半导体 层7中存在掺杂剂以与未掺杂硅锗层8和半导体层6相比增加用随后描述 的阳极化工艺去除掺杂半导体层7的选择性。在一个实施例中，在掺杂半 导体层7中的掺杂剂可以包括硼（B）、铟（In）及其组合中的至少一种。 被提供用于通过阳极化的选择性去除的掺杂半导体层7中的掺杂剂可以在 掺杂半导体层7中以从1x10¹⁷原子/cm³到5x10²⁰原子/cm³的浓度范围存 在。在另一个实例中，被提供用于通过阳极化选择性去除的掺杂半导体层 7中的掺杂剂可以在掺杂半导体层7中以从5x10¹⁷原子/cm³到5x10¹⁹原子 /cm³的浓度范围存在。仍在另一个实例中，被提供的用于通过阳极化选择 性去除的掺杂半导体层7中的掺杂剂可以在掺杂半导体层7中以从1x10¹⁸原子/cm³到1x10¹⁹原子/cm³的浓度范围存在。

可以使用原位掺杂工艺或者使用离子注入引入存在于用于通过阳极化 选择性去除的掺杂半导体层7中的掺杂剂。“原位”指在材料层的如在外 延沉积工艺期间的形成或者沉积时引入的提供材料层的导电类型的掺杂 剂。例如，当与外延生长工艺同时地掺杂该掺杂的半导体材料时，用于掺 杂剂的气体源与用于外延形成半导体材料提供的前驱体的气体源同时引入 到被生长的半导体材料。原位掺杂不同于在形成半导体材料之后进行的离 子注入。在一个实例中，其中在掺杂半导体层7中存在的掺杂剂包括硼（B）、 用于原位掺杂的气体掺杂剂源包括B₂H₆、BCl₃及其组合。在另一个实施例 中，可以在用于掺杂半导体层7的基础材料层即外延硅锗层已经形成后， 使用离子注入引入存在于用于通过阳极化选择性去除的掺杂半导体层7中 的掺杂剂。仍在另一个实施例中，可以通过气相掺杂或者通过沉积掺杂层 并且使掺杂剂从掺杂层进入硅锗而引入掺杂剂。

在一些实施例中，可以通过在半导体衬底的特定区域中选择性形成掺 杂半导体层7提供局域阳极化工艺。例如，可以使用离子注入在半导体衬 底中形成掺杂区域，即掺杂半导体层7。上面为了描述半导体层6已经描 述了适合用于局域阳极化工艺的半导体衬底的组成。在一些实施例中，可 以使用屏蔽掩模选择其中形成掺杂半导体层7的衬底区域。屏蔽掩模可以 由光致抗蚀剂材料构成。被屏蔽掩模覆盖的衬底部分被保护不受离子注入， 而被屏蔽掩模暴露的衬底的部分被注入以提供掺杂半导体层7。在一个实 例中，通过向将被蚀刻的表面施加光致抗蚀剂产生屏蔽掩模，向辐射图形 暴露光致抗蚀剂并且随后利用抗蚀剂显影剂显影图形到光致抗蚀剂。如此 后更详细描述的，可以选择性去除掺杂半导体层7到半导体衬底以及后面 描述的未掺杂硅锗层8。

可以在掺杂半导体层7顶上形成未掺杂硅锗层8。未掺杂硅锗层8可 以具有与掺杂半导体层7类似的基础组成。例如，未掺杂硅锗层8的基础 组成可以是硅锗，其中未掺杂硅锗层8的锗含量的范围从1重量%到99重 量%。在另一个实施例中，未掺杂硅锗层8包括10重量%到50重量%的 锗。未掺杂硅锗层8可以是具有连续分布的锗的单层或者可以是在层的不 同区域中包括变化含量的锗的渐变层。未掺杂硅锗层8的厚度范围可以从 1nm到1000nm。在另一个实施例中，未掺杂硅锗层8的厚度范围可以从 10nm到100nm。类似于掺杂半导体层7，未掺杂硅锗层8可以是使用外 延沉积工艺形成的外延材料。因此，用于形成掺杂半导体层7的上述外延 沉积工艺适合描述用于形成未掺杂硅锗层8的外延沉积工艺。

这里描述未掺杂硅锗层8使用的术语“未掺杂”指硅锗层8基本没有 存在于掺杂半导体层7中的掺杂剂，该掺杂半导体层7提供了通过阳极化 相对于未掺杂硅锗层8和半导体层6的选择性去除。上面已经描述了提供 了掺杂半导体层7的选择性阳极化的掺杂剂的实例。术语“基本没有”指 提供了掺杂半导体层7的选择性阳极化的掺杂剂不会以大于1重量%的量 存在于未掺杂硅锗层8中。在另一个实施例中，用于选择性阳极化掺杂半 导体层7的掺杂剂不会以大于0.5重量%的量存在于未掺杂硅锗层8中。 仍在另一个实施例中，提供了掺杂半导体层7的选择性阳极化的掺杂剂不 会存在于未掺杂硅锗层8中。

仍参考图1，在一个实施例中，硬掩模介质材料9的均厚层可以存在 于未掺杂硅锗层8上。可以在光致抗蚀剂掩模形成之前在未掺杂硅锗层8 上沉积硬掩模介质材料9的均厚层。硬掩模介质材料9的均厚层可以包括 氮化物或者氧化物并且在构图和蚀刻之后可以称为鳍片介质帽盖。

图2示出了从材料叠层和硬掩模介质材料均厚层9的均厚层形成鳍片 结构5。硬掩模介质材料9以及两步各向异性蚀刻可以被用于将图形从光 致抗蚀剂掩模转移到未掺杂硅锗层8、掺杂半导体层7和半导体层6以提 供鳍片结构5。在一个实施例中，可以通过利用如旋涂的方法形成的光致 抗蚀剂材料的均厚层在硬掩模介质材料9的均厚层上形成蚀刻掩模。然后 可以利用包括将光致抗蚀剂材料暴露到辐射图形并且利用抗蚀剂显影剂显 影曝光的抗蚀剂材料的光刻工艺，来构图光致抗蚀剂材料的均厚层以提供 光致抗蚀剂掩模。在形成光致抗蚀剂掩模后，进行两步各向异性蚀刻，其 中第一选择性蚀刻去除硬掩模介质材料9的均厚层的暴露部分，其中光致 抗蚀剂掩模保护硬掩模介质层9的在光致抗蚀剂掩模下面的部分以为每个 鳍片结构5提供介质鳍片帽盖层。如这里所使用的，关于材料去除工艺的 术语“选择性”指对于施加材料去除工艺的结构，用于结构的第一材料的 材料去除速率大于用于结构的至少另一材料的去除速率。例如，在一个实 施例中，选择性蚀刻可以包括以10:1或更大的比率而相对于第二材料选择 性去除第一材料的蚀刻化学（chemistry）。

在硬掩模介质材料9的均厚层的被保护的剩余部分下面的未掺杂硅锗 层8提供随后形成的器件的鳍片结构5。在两步各向异性蚀刻的第二步中， 通过相对于硬掩模介质材料9的均厚层的剩余部分选择性去除材料叠层10 的材料的蚀刻化学，去除未掺杂硅锗层8和掺杂半导体层7的暴露部分。 在蚀刻工艺的第二步期间，硬掩模介质材料9的均厚层的剩余部分用作保 护材料叠层10的下面部分的蚀刻掩模以从未掺杂硅锗层8和掺杂半导体层 7提供鳍片结构5。用于形成鳍片结构5的蚀刻工艺可以是各向异性蚀刻。 各向异性蚀刻工艺是一种材料去除工艺，其中与要蚀刻的表面垂直的方向 上的蚀刻速率大于平行于要蚀刻的表面的方向上的蚀刻速率。各向异性蚀 刻包括反应离子蚀刻（RIE）。在本发明的该点上可以使用的各向异性蚀 刻的其它实例包括离子束蚀刻、等离子体蚀刻或者激光烧蚀。

每个鳍片结构5的高度H1的范围从5nm到200nm。在一个实施例中， 每个鳍片结构5的高度H₁的范围从10nm到100nm。在另一个实施例中， 每个鳍片结构5的高度H₁的范围从15nm到50nm。每个鳍片结构5的宽 度W₁的范围从5nm到50nm。在另一个实施例中，每个鳍片结构5的宽 度W₁的范围从8nm到20nm。邻近的鳍片结构5可以通过范围从20nm 到100nm的栅距（pitch）P1分离。在一个实施例中，邻近的鳍片结构5 可以通过范围从30nm到50nm的栅距P1分离。

图3A和3B描述了与至少一个鳍片结构5的至少一个端部接触的支撑 结构11的形成。支撑结构11是在使用随后描述的阳极化工艺去除掺杂半 导体层7之后支撑未掺杂硅锗层8的材料。因此，支撑结构11必须包括不 会被阳极化工艺去除的介质材料。例如，支撑结构11可以包括如氧化硅 （SiO₂）的氧化物，如氮化硅或者氧氮化硅的氮化物。因为支撑结构11 包括介质材料，在一些实施例中支撑结构11被称为隔离区域。例如，与鳍 片结构5的端部接触的支撑结构11可以是深沟槽隔离区域并且在提供支撑 结构11的深沟槽隔离区域之间存在浅沟槽隔离区域12。浅沟槽隔离区域 12可以存在于邻近鳍片结构5之间。其它结构同样可以被用作支撑结构。 例如，可以在阳极化之前在鳍片的顶上和侧壁形成伪栅极并且作为支撑结 构。

在一个实施例中，支撑结构11的形成包括沉积介质材料填充分离邻近 鳍片结构5的沟槽隔离。可以使用CVD、蒸镀、化学溶液沉积、旋涂沉积 以及PVD方法沉积介质材料。沉积之后，可以通过蚀刻掩模保护在鳍片 结构5的端部处的介质材料，而介质材料没有在蚀刻掩模下面的部分通过 如反应离子蚀刻（RIE）的各向异性蚀刻的蚀刻工艺凹陷。在蚀刻后，介 质材料被蚀刻掩模保护的部分提供与鳍片结构5的端部接触并接合的支撑 结构11。

图4描述了阳极化工艺的一个实施例，该工艺去除至少一个鳍片结构 5的掺杂半导体层7，以在半导体层6和未掺杂硅锗层8之间提供空隙。在 图4中，未掺杂硅锗层8没有漂浮而是被支撑结构11支撑。在一些实施例 中，阳极化工艺相对于至少未掺杂硅锗层8、半导体层6以及支撑结构11 而选择性去除掺杂半导体层7。在一个实施例中，掺杂半导体层7用硼（B） 掺杂，半导体层6包括硅（Si）并且支撑结构11包括氧化硅（SiO₂）。通 过将图3中示出的结构浸入到含HF的溶液中同时相对于同样放入含HF 溶液中的电极向该结构施加电偏置，来进行去除如硼掺杂的半导体层的掺 杂半导体层7的阳极化工艺的一个实例。在这样的工艺中，该结构典型地 用作电化学电池的正电极，而如Si的另一个半导体材料或者金属用作负电 极。一般地，HF阳极化溶解掺杂硅锗层7。去除速率依赖于材料特性，即 掺杂类型和浓度以及阳极化工艺本身的反应条件（电流密度、偏置、照明 以及在含HF溶液中的添加剂）。术语“含HF溶液”包括浓缩HF（49%）、 HF和水的混合物、HF和诸如甲醇、乙醇、丙醇等等的一元醇的混合物、 或者混合有至少一种表面活性剂的HF。在HF溶液中的表面活性剂的量 典型地从1%到50%，基于49%的HF。

在一个实施例中，使用在从0.05毫安/cm²到50毫安/cm²的电流密度 下操作的恒电流源进行阳极化工艺。可选地使用光源以照射样品。在另一 个实施例中，应用的阳极化工艺使用在从0.1毫安/cm²到5毫安/cm²的电 流密度下操作的恒电流源。优选在室温下或者可以使用高于室温或者低于 室温的温度进行阳极化工艺。例如，阳极化工艺的温度可以在从0摄氏度 到80度的范围内。在阳极化工艺之后，典型地用去离子水清洗该结构并且 干燥。阳极化典型地进行小于约10分钟的时长，更典型小于约1分钟的时 长。

图5示出了一个实施例，沉积介质层13以填充在半导体层6和掺杂半 导体层8之间的空隙。介质层13可以包括与支撑结构11相同或者不同的 介质材料。在一个实施例中，介质层13是如SiO₂的氧化物、氮化物或者 氧氮化物材料。注意，提供介质材料的上述实例仅用于说明目的并且没有 旨在限制介质层13仅为那些材料。例如，介质层13可以选自由如SiO₂、 Si₃N₄、SiO_xN_y、SiC、SiCO、SiCOH和SiCH化合物的含硅材料组成的组； Ge替代一些或所有Si的上述含硅材料；碳掺杂氧化物；无机氧化物；无 机聚合物；杂化聚合物（hybrid polymer）；如聚酰胺或者SiLK^TM的有机 聚合物，其它含碳材料；如自旋玻璃和倍半硅氧烷材料的有机-无机材料 （organo-inorganic material）；以及类金刚石碳（DLC），非晶氢化碳(α -C:H)或者氮化硅硼（SiBN）。可以使用溶液旋涂、从溶液喷射、化学气 相沉积（CVD）、等离子体增强CVD（PECVD）、原子层沉积（ALD）、 溅射沉积、反应溅射沉积、离子束沉积以及蒸镀中的至少一种沉积介质层 13。

图6A-6D描述了向鳍片结构5形成源极和漏极区域。在一些实施例中， 用于向鳍片结构5形成源极和漏极区域15的工艺序列包括在鳍片结构5 的沟道部分上形成栅极结构14；在鳍片结构5的侧壁上形成间隔物18；以 及在栅极结构14的相对侧形成源极和漏极区域15。此工艺序列称为栅极 第一工艺。图6A-6D描述了先栅极工艺。在另一个实施例中，用于向鳍片 结构5形成源极和漏极区域15的工艺序列包括后栅极工艺序列，其在提供 的图形中没有示出。后栅极工艺包括在鳍片结构的沟道上形成替代栅极结 构，在替代栅极结构的侧壁上形成间隔物，在替代栅极结构的相对侧壁上 形成源极和漏极区域，去除替代栅极结构以及在曾被替代栅极结构占用的 在空间中形成功能栅极结构。替代栅极结构包括限定后续形成的功能栅极 结构的形状的牺牲材料，功能栅极结构的功能是将半导体器件从“开启” 切换到“关断”状态，反之亦然。使用替代栅极结构的工艺序列称为后栅 极工艺序列。虽然在图6A-6D中描述的形成源极和漏极区域15的随后的 描述是先栅极工艺序列，但是先栅极和后栅极工艺序列都可以用于本发明。

可以在鳍片结构5的沟道部分上形成栅极结构14。栅极结构14可以 包括至少一个栅极介质16和至少一个栅极导体17。栅极结构14的至少一 个栅极介质16可以由包括氧化物、氮化物和氧氮化物的任意介质材料构 成。在一个实施例中，可以通过高-k介质材料提供至少一个栅极介质16。 描述至少一个栅极介质16的材料使用的术语“高-k”指在室温（20℃到 25℃)和大气压（1atm）下具有大于氧化硅（SiO₂）的介电常数的介电材 料。例如，高-k介电材料可以具有大于4.0的介电常数。在另一个实例中， 高-k栅极介电材料具有大于7.0的介电常数。在一个实施例中，至少一个 栅极介质16由如，例如HfO₂、ZrO₂、Al₂O₃、TiO₂、La₂O₃、SrTiO₃、LaAlO₃、 Y₂O₃及其混合物的高-k氧化物构成。用于至少一个栅极介质16的高-k介 电材料的其它实例包括硅酸铪、氧氮化硅铪及其组合。在一个实施例中， 可以通过化学气相沉积（CVD）沉积至少一个栅极介质16。适合沉积至少 一个栅极介质16的各种CVD工艺包括但不仅限于APCVD、LPCVD、 PECVD、MOCVD、ALD及其组合。在一个实施例中，至少一个栅极介 质16的厚度大于0.8nm。更具体地，至少一个栅极介质16具有的厚度范 围从约1.0nm到约6.0nm。

在至少一个栅极介质16上形成至少一个栅极导体17。可以通过如 CVD、等离子体辅助CVD、镀敷和/或溅射的沉积工艺随后平整化形成至 少一个栅极导体17。在一个实施例中，至少一个栅极导体17包括金属或 者掺杂半导体。可以用于至少一个栅极导体17的金属的实例包括但不仅限 于W、Ni、Ti、Mo、Ta、Cu、Pt、Ag、Au、Ru、Ir、Rh、以及Re、Al、 TiN、WN、TaN、TiAlN、TaAlN及其合金。适合用于至少一个栅极导体 17的掺杂半导体的一个实例是掺杂多晶硅。

可以使用沉积、光刻和蚀刻工艺形成至少一个栅极结构14。在至少一 个鳍片结构5的沟道部分上形成至少一个栅极结构14。例如，用于至少一 个栅极介质16和至少一个栅极导体17的材料层可以沉积到鳍片结构5上 以提供栅极叠层。其后，构图和蚀刻栅极叠层以提供栅极结构14。具体地 并且在一个实例中，通过向将被蚀刻的表面施加光致抗蚀剂产生图形，向 辐射图形暴露光致抗蚀剂并且随后利用抗蚀剂显影剂显影图形到光致抗蚀 剂。光致抗蚀剂的构图一旦完成，被光致抗蚀剂覆盖的牺牲材料的部分被 保护以提供栅极结构14，而使用去除未保护区域的选择性蚀刻工艺去除暴 露区域。在形成栅极结构14后，可以去除光致抗蚀剂。在一些实施例中， 可以在形成至少一个栅极结构14前从鳍片结构5去除介质鳍片帽盖层，即 硬掩模介质层9。在本发明的一个实施例中，邻近至少一个栅极结构14形 成至少一个间隔物18。在一些实施例中，形成至少一个间隔物18与至少 一个栅极结构14直接接触。至少一个间隔物18可以包括如氧化物、氮化 物或者氧氮化物材料的介电材料。在一个实施例中，可以通过使用如化学 气相沉积的均厚层沉积和各向异性回蚀刻方法形成至少一个间隔物18。在 一个实施例中，至少一个间隔物18的宽度范围从1nm到10nm。在另一 个实施例中，至少一个间隔物18的宽度范围从1nm到5nm。

在一些实施例中并且在形成至少一个间隔物18之后，可以在沟道区域 的相对侧上与鳍片结构5接触地形成源极和漏极区域15。在一些实施例中， 源极和漏极区域15包括源极和漏极延伸区域以及升高的源极和漏极区域。 可以在存在于栅极结构14的相对测上的鳍片结构15的暴露部分（其可以 称为鳍片结构5的源极和漏极部分）中形成源极和漏极延伸区域。在一些 实施例中，使用原位掺杂、离子注入工艺、等离子体掺杂、气相扩散、从 掺杂氧化物的扩散或者其组合形成源极和漏极延伸区域。

典型地，源极和漏极延伸区域的导电类型支配半导体器件的导电类型。 如这里使用的，“p-型”指向本征半导体添加产生价电子缺乏的杂质。在 含硅材料中，p-型掺杂剂的实例，即杂质，包括但不仅限于硼、铝、镓和 铟。如这里使用的，“n-型”指添加向本征半导体的贡献自由电子的杂质。 在含硅材料中，n-型掺杂剂的实例，即杂质，包括但不仅限于锑、砷和磷。

在形成源极和漏极延伸区域后，可以在包括源极和漏极延伸区域的鳍 片结构5的部分上形成升高的源极和漏极区域。升高的源极和漏极区域可 以具有与其对应的源极和漏极延伸区域相同的导电类型。典型，使用外延 沉积工艺形成源极和漏极延伸区域。可以原位引入或者可以使用离子注入 引入支配升高源极和漏极区域的导电类型的掺杂剂。

图6A-6D示出了半导体器件的一个实施例，该器件包括体半导体衬底 6（还称为半导体层6）、存在于体半导体衬底6的表面上的介质层13以 及直接与介质层13接触的硅锗（SiGe）鳍片结构5。具有p-型导电性的源 极和漏极区域15与硅锗（SiGe）鳍片结构5的沟道部分直接接触。

图7-10示出了本发明的另一个实例。图7-10示出了形成半导体器件 的方法的一个实例，该器件是互补金属氧化物半导体（CMOS）器件。CMOS 器件典型包括在相同半导体衬底上的至少一个p-型半导体器件和至少一 个n-型半导体器件。

参考图7，该方法始于在衬底105上形成第一材料叠层101和第二材 料叠层102。第一材料叠层101包括：在衬底105上的掺杂半导体层103 和在掺杂半导体层103上的硅层104。第二材料叠层102包括：在衬底105 上的掺杂半导体层103和在掺杂半导体层103上的硅锗层106。衬底105 类似于上面参考图1描述的半导体层6。因此，半导体层6的描述适合于 衬底105。例如，衬底105可以是如硅的含硅材料。掺杂半导体层103类 似于在图1中描述的掺杂半导体层7。例如，掺杂半导体层103可以包括 硅锗并且可以以1x10¹⁷原子/cm³到5x10²⁰原子/cm³的浓度范围用硼掺杂。 第一材料叠层101的硅层104包括如硅、单晶硅、多晶硅、用碳掺杂的硅 （Si:C）或者其组合的含硅层。可以使用外延沉积工艺形成硅层104。硅 锗层106类似于在图1中描述的未掺杂硅锗层8。因此，在图1中示出的 未掺杂硅锗层8的描述适合在图7中示出的硅锗层106。例如，硅锗层106 可以“基本无”为随后描述的掺杂半导体层103的选择性阳极化而提供的 掺杂剂。在一个实例中，当用硼掺杂半导体层103时，硅锗层16的硼含量 不能大于1重量%。仍在另一个实例中，当用硼掺杂掺杂的半导体层103 时，硅锗层16完全没有硼。

图8示出了从图7中示出的第一材料叠层101和第二材料叠层102形 成鳍片结构107a、107b。使用光刻、构图和蚀刻工艺形成鳍片结构107a、 107b。在图8中示出的鳍片结构107a、107b的形成方法类似于在图2中 示出的鳍片结构5的形成方法。因此，在图2中示出的鳍片结构5和鳍片 结构5的形成方法的描述适合于描述图8中示出的鳍片结构107a、107b。 例如，用于形成鳍片结构107a、107b的蚀刻工艺蚀刻穿过硅锗层106以 及硅层104的整个厚度并且蚀刻穿过掺杂半导体层103的部分。

在一个实施例中，在形成鳍片结构107a、107b后，在鳍片结构107a、 107b的至少一个端部上形成支撑结构。已经在图1-6D示出的实施例的描 述中描述了支撑结构，其中支撑结构通过标号11标记。

图9示出了去除掺杂半导体层103以在衬底105和从第一材料叠层制 造的鳍片结构107a的硅层104之间以及在衬底105和从第二材料叠层制造 的鳍片结构107b的硅锗层106之间提供空隙。在一些实施例中，通过去 除如硼掺杂的半导体层的掺杂半导体层103的阳极化工艺去除掺杂半导体 层103。但是不去除衬底105和硅层104的硅材料并且不去除如没有硼掺 杂剂的硅锗层106的硅锗层106。在图9中示出的阳极化工艺类似于图4 中示出的阳极化工艺。因此，在图4中示出的用于去除掺杂半导体层7的 阳极化的描述适合用于去除在图9中示出的掺杂半导体层103。

图10示出了一个实施例，沉积介质层108以填充在衬底105和硅层 104之间的空隙以及在硅锗层106和衬底105之间的空隙。在图10中示出 的介质层108类似于参考图5示出的介质层13。因此，在图5中示出的介 质层层13的描述适合在图10中示出的介质层108的描述。

然后，可以在每个鳍片结构107a，107b的沟道部分上形成栅极结构。 可以通过在图6A-6D中示出的栅极结构14提供在图10中示出的适合于使 用鳍片结构107a、107b的栅极结构的描述。在形成栅极结构后，在栅极 结构的相对侧上的每个鳍片结构107a，107b上形成源极和漏极区域。源 极和漏极区域的每一个都可以包括源极和漏极延伸区域以及升高的源极和 漏极区域。典型地，掺杂包括硅层104的鳍片结构107a的源极和漏极区域 以提供n-型导电性。典型地，掺杂包括硅锗层106的鳍片结构107b的源 极和漏极区域以提供p-型导电性。可以使用屏蔽掩模以保护一组鳍片结构 107a，107b而注入第二组鳍片结构107a，107b。屏蔽掩模可以是光致抗 蚀剂层。上面描述图6A-6C中示出的半导体器件的源极和漏极区域15的 形成时描述了提供n-型和p-型导电性的掺杂剂类型的进一步的细节。

图11示出了进行局域阳极化工艺的CMOS半导体结构的一个实施例。 半导体衬底105没有进行阳极化工艺的部分110提供用于高电流应用的鳍 片结构109，如静电放电（ESD）器件。用于高电流应用的鳍片结构109 与半导体衬底105联系，其中半导体衬底105提供散热器。在一些实施例 中，没有进行阳极化工艺并且与半导体衬底5直接接触的鳍片结构109被 施加从1mA/μm到3mA/μm范围内的电流密度，并且直接与介质层108 接触的鳍片结构104/106被施加从0.1mA/μm到2mA/μm范围内的电流密 度。虽然直接与半导体衬底105接触的鳍片结构109被描述为具有大于与 介质层108接触的鳍片结构104,106的宽度，但是本发明不仅限于此实施 例。已经构思了实施例，其中与半导体衬底105直接接触的鳍片结构109 的宽度，具有与介质层108接触的鳍片结构104,106相同的宽度。在一些 实施例中，鳍片结构109包括与鳍片结构104相同的材料。在一些实施例 中，鳍片结构109包括与鳍片结构106相同的材料。在一些实施例中，鳍 片结构109可以包括多个鳍片，其中一些鳍片具有与鳍片结构104相同的 材料而其它的具有与鳍片结构106相同的材料。到如体半导体衬底的半导 体衬底105的鳍片结构109可以称为接触鳍片结构。

虽然根据其优选实施例具体示出和描述了本发明，但是本领域的技术 人员应该明白，在不脱离本发明的精神和范围内可以进行形式和细节上的 前述和其它变化。因此，其旨在本发明不限于描述和示出的具体形式和细 节，而是落入权利要求的范围内。