用于缺陷钝化以减少FINFET器件的结泄漏的结构和方法

摘要

本发明提供半导体结构的一个实施例。半导体结构包括：第一半导体材料的半导体衬底；在半导体衬底中形成的浅沟槽隔离(STI)部件；以及在半导体衬底上外延生长的第二半导体材料的鳍式有源区。第一半导体材料具有第一晶格常数，而第二半导体材料具有不同于第一晶格常数的第二晶格常数。鳍式有源区包括氟物质。本发明还提供了用于缺陷钝化以减少FINFET器件的结泄漏的结构和方法。

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及一种半导体结构及其形成方法。 

背景技术

由于锗(Ge)在所有IV和III-V族半导体中本质上具有最高空穴迁移率并且具有比硅(Si)高两倍的电子迁移率，考虑Ge代替Si作为用于未来互补金属氧化物半导体场效应晶体管(CMOS)节点的p-沟道材料。可以预见，高迁移率沟道材料可与诸如输入/输出(I/O)、静电放电(ESD)的基于Si的外围设备集成在一起。因此，有必要在块状Si晶圆上结合硅沟道。 

由于Ge和Si的大晶格失配，在Si上外延生长低缺陷Ge具有挑战性。尤其是，在外延生长期间会引入多种缺陷。例如，在外延生长的Ge层中形成穿透位错缺陷。使用多种方法来减少诸如穿透位错缺陷、叠层缺陷、点缺陷等的异质外延相关的缺陷。然而，现有方法具有与器件质量和可靠性相关的多种问题和缺点。例如，在现有方法中，限制穿透位错缺陷(threading dislocation defect)但是没有消除穿透位错缺陷。由于这些缺陷可能具有电活性，所以形成的晶体管还可能经受增加的结泄漏(junction leakage)。 

因此，需要一种解决这些问题的结构和方法，以增强性能和减少结泄漏。 

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体结构，包括：半导体衬底，具有第一半导体材料；浅沟槽隔离(STI) 部件，形成在所述半导体衬底中；以及鳍式有源区，具有第二半导体材料且在所述半导体衬底上外延生长，其中所述第一半导体材料具有第一晶格常数，而所述第二半导体材料具有不同于所述第一晶格常数的第二晶格常数，并且所述鳍式有源区进一步包括氟物质。 

在该半导体结构中，所述STI部件具有第一顶面，而所述鳍式有源区具有与所述第一顶面不共面并且相对于所述STI部件突出的第二顶面，以及所述STI部件具有第一底面，而所述鳍式有源区具有与所述第一底面不共面的第二底面。 

在该半导体结构中，所述第二半导体材料的所述鳍式有源区具有在两个相邻STI部件之间横跨的宽度W和作为从所述第二顶面至所述第二底面的竖直距离所测量的高度H，以及比率H/W大于1.4。 

在该半导体结构中，所述氟物质具有从所述第二顶面至所述第二底面的浓度分布曲线，以及所述浓度分布曲线在基本接近所述第二底面处具有峰值。 

该半导体结构进一步包括：分布在所述鳍式有源区中的穿透位错缺陷，所述穿透位错缺陷通过所述氟物质去活性。 

在该半导体结构中，所述穿透位错缺陷分布在所述鳍式有源区的下部并且从所述第二底面向上延伸。 

在该半导体结构中，所述第一半导体材料是硅，并且所述第二半导体材料包括锗。 

在该半导体结构中，所述第一半导体材料是硅，并且所述第二半导体材料是选自由硅锗(SiGe)、磷化铟(InP)、砷化镓铟(InGaAs)以及砷化铟(InAs)所组成的组中的化合物半导体材料。 

该半导体结构进一步包括：栅叠层，设置在所述鳍式有源区上方；源极部件和漏极部件，形成在所述鳍式有源区中并且夹置所述栅叠层；以及沟道，限定在所述栅叠层下面的所述鳍式有源区中并且介于所述源极部件和所述漏极部件之间，其中，所述栅叠层、所述源极部件、所述漏极部件以及所述沟道被配置为形成鳍式场效应晶体管(FinFET)。 

在该半导体结构中，所述氟物质具有约1×10¹⁷/cm³和约1×10²¹/cm³之 间的峰值浓度。 

根据本发明的另一方面，提供了一种半导体结构，包括：浅沟槽隔离(STI)部件，形成在硅衬底中，在两个相邻STI部件之间限定所述半导体衬底的硅区域；有源区，具有在所述硅区域上外延生长的半导体材料并且从相邻的STI部件突出，其中所述硅衬底具有第一晶格常数，而所述半导体材料具有不同于所述第一晶格常数的第二晶格常数，并且所述有源区进一步包括惰性掺杂物质。 

在该FET结构中，所述惰性掺杂物质是氟。 

在该FET结构中，所述半导体材料是锗，并且所述惰性掺杂物质具有小于锗的尺寸。 

在该FET结构中，所述STI部件具有第一底面，而所述鳍式有源区具有与所述第一底面不共面的第二底面，所述第二半导体材料的所述有源区具有在所述两个相邻STI部件之间横跨的宽度W和作为从所述有源区的顶面至所述有源区的底面的竖直距离所测量的高度H，并且比率H/W大于1.4。 

在该FET结构中，所述有源区包括顶面和底面，所述惰性掺杂物质具有从所述顶面至所述底面的掺杂浓度分布曲线，以及所述浓度分布曲线在基本接近所述底面处具有峰值。 

该半导体结构进一步包括：从所述有源区的底面向上延伸并且分布在所述有源区的下部的穿透位错缺陷，其中，所述穿透位错缺陷通过所述惰性掺杂物质去活性。 

在该FET结构中，所述半导体材料是选自由锗(Ge)、硅锗(SiGe)、磷化铟(InP)、砷化镓铟(InGaAs)以及砷化铟(InAs)所组成的组中的半导体材料。 

根据本发明的又一方面，提供了一种形成鳍式场效应晶体管(FinFET)结构的方法，所述方法包括：在第一半导体材料的半导体衬底中形成多个浅沟槽隔离(STI)部件，由此限定通过所述STI部件相互间隔开的多个半导体部件；使所述半导体部件凹进；在凹进的半导体部件上外延生长第二半导体材料，以形成所述第二半导体材料的多个鳍式有源区，其中，所述 第二半导体材料相对于所述第一半导体材料具有晶格失配，从而在所述鳍式有源区中生成穿透位错缺陷；以及对所述鳍式有源区实施氟注入，以使形成在所述鳍式有源区中的所述穿透位错缺陷去活性。 

该方法进一步包括：在外延生长所述第二半导体材料之后，实施抛光工艺以去除多余的第二半导体材料；以及此后，使所述STI部件凹进。 

该方法进一步包括：在实施用于缺陷去活性的氟注入之后，对所述鳍式有源区中的氟掺杂物质实施退火工艺。 

在该方法中，所述第一半导体材料是硅，外延生长所述第二半导体材料包括外延生长硅锗，以及所述退火工艺的退火温度在约500℃和约900℃之间。 

在该FET结构中，实施所述氟注入包括：实施剂量在约1×10¹²/cm²和约1×10¹⁶/cm²之间的氟注入。 

附图说明

当结合附图进行阅读时，通过以下详细说明可以最好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。事实上，为了论述的清楚起见，多种部件的尺寸可以任意地增加或减小。 

图1至图6是根据一个或多个实施例构建的处于各个制造阶段的具有鳍结构的半导体结构的截面图。 

图7是根据一个实施例构建的形成图6的半导体结构的方法的流程图。 

图8是根据一个实施例构建的图6的外延生长的半导体材料的一部分的示意图。 

图9是根据一个实施例构建的具有鳍结构的半导体结构的一部分的俯视图。 

图10是根据一个实施例构建的图9的半导体结构的截面图。 

具体实施方式

应该理解，以下发明内容提供用于实现多个实施例的不同特征的多个不同实施例或实例。为了简化本发明，以下描述组件和布置的特定实例。 当然，它们仅为实例并且不旨在进行限定。另外，在多个实例中，本发明可以重复参考数字和/或字母。该重复用于简单和清楚的目的并且其本身并没有规定所论述的多个实施例和/或配置之间的关系。而且，在以下说明中，在第一部件形成在第二部件上方或上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括可以形成介于第一部件和第二部件之间的附加部件，使得第一部件和第二部件可以不直接接触的实施例。 

图1至图6是根据一个或多个实施例构建的处于各个制造阶段的半导体结构100的截面图。在一个实施例中，半导体结构100包括一个或多个场效应晶体管(FET)。图7是根据一个实施例构建的制造半导体结构100的方法200的流程图。参考图1至图7共同描述半导体结构100和方法200。 

参考图1，半导体结构100包括第一半导体材料的半导体衬底110。在本实施例中，第一半导体材料是硅。可选地，第一半导体材料可以包括其他合适半导体材料。在一个实施例中，半导体衬底110包括用于通过诸如被称为注氧隔离(SIMOX)技术的合适技术所形成的隔离的隐埋介电材料层。在一些实施例中，衬底110可以为绝缘体上半导体，诸如，绝缘体上硅(SOI)。 

参考图1和图7，方法200开始于操作202，其中，在半导体衬底110中形成多个隔离部件112。在本实施例中，隔离部件112为浅沟槽隔离(STI)部件。 

STI部件112形成在半导体衬底110中并且限定多个半导体区域114。半导体区域114通过STI部件112相互间隔开并且隔离。而且，半导体衬底110的顶面和STI部件112的顶面在本制造阶段是共面的。在一个实施例中，STI部件114的形成包括：形成具有限定STI部件的区域的开口的硬掩模；通过硬掩模的开口蚀刻半导体衬底110以形成沟道；沉积介电材料以填充沟道；以及实施化学机械抛光(CMP)工艺。在一个实施例中，STI部件112的深度在约30nm和约250nm之间的范围内。 

在一个实施例中，STI部件112的形成进一步包括：在CMP之后去除硬掩模。在另一个实施例中，硬掩模包括经过热氧化的二氧化硅层以及在二氧化硅层上经过化学汽相沉积(CVD)的氮化硅。在又一个实施例中， 在CMP工艺之后，去除硬掩模。 

在另一个实施例中，介电材料的沉积进一步包括：沟道的热氧化以及通过CVD用诸如二氧化硅的介电材料填充沟道。在一个实例中，填充沟道的CVD工艺包括高密度等离子体CVD(HDPCVD)。 

尤其是，半导体区域114被设计成具有在随后外延生长期间实现纵横比捕获(ART，aspect ratio trapping)的尺寸。在稍后的制造阶段进一步描述和解释ART技术和半导体区域114的尺寸。在本实例中，STI部件112的高度“Hs”在约100nm和300nm之间的范围内。在另一个实例中，每个半导体区域114的宽度“W”都在约5nm和约50nm之间的范围内。半导体区域114的宽度W为横跨两个相邻STI部件112之间的尺寸。 

可以在半导体衬底110上形成其他部件。在一个实例中，通过一次或多次注入或其他合适掺杂技术在半导体衬底110中的半导体区域114内形成诸如n阱和p阱的多个掺杂区域。 

参考图2和图7，方法200包括操作204，其中，选择性地使衬底110的第一半导体材料相对于STI部件112凹进，从而生成STI部件112中的多个凹槽116。在本实施例中，凹进工艺包括：蚀刻，以去除在STI部件112之间的半导体区域114的顶部。蚀刻以使半导体区域114凹进包括干蚀刻、湿蚀刻或其他合适蚀刻技术。在一个实例中，使半导体区域114凹进的蚀刻包括气态盐酸(气态HCI)。 

凹进的半导体区域114的顶面118充分低于STI部件112的表面。在一个实例中，凹进的半导体区域114的顶面118充分低于STI部件112的顶面而高于STI部件112的底面。在本实例中，凹槽深度在约100nm和约300nm的范围内。 

如图2所示，每个凹槽116的尺寸都包括宽度W和高度H。凹槽116的纵横比被限定为H/W。在本实施例中，为了实现纵横比捕获，凹槽被设计成使得纵横比H/W大于1.4。 

参考图3和图7，方法200包括操作206，其中，在凹进的半导体区域114上外延生长第二半导体材料120。第二半导体材料的组分不同于第一半导体材料。因此，外延生长是异质外延生长。尤其是，第一半导体材料具 有第一晶格常数，而第二半导体材料具有不同于第一晶格常数的第二晶格常数。因此，在界面处存在第一半导体材料和第二半导体材料之间的失配。在一个实例中，失配为4％或更大。晶格常数的失配导致在第二半导体材料120中所生成的缺陷。在该情况下，缺陷包括穿透位错缺陷和点缺陷，缺陷位于第一半导体材料和第二半导体材料之间的界面处并且向上延伸。 

在一个实施例中，第二半导体材料通过晶格常数失配不同于第一半导体材料，以产生应变效应和增强迁移率。在其他实施例中，第一半导体材料包括硅，而第二半导体材料包括III-V族化合物半导体，以使用成熟硅制造技术使III-V族化合物半导体有源区集成在硅衬底上，以用于高性能(高速或高频)器件。 

在一个实施例中，半导体衬底110包括硅，而第二半导体材料120包括锗(Ge)或诸如Si₅₀Ge₅₀的硅锗(SiGe)。 

在另一个实施例中，在用于p型FET的半导体区域中外延生长的第二半导体材料120包括选自由硅锗、硅锗碳化物、锗、硅以及它们的组合所构成的组中的半导体材料。在另一个实施例中，在用于n-型FET的半导体区域中外延生长的第二半导体材料120包括选自由磷化硅、碳化硅、硅以及它们的组合所构成的组中的半导体材料。 

在又一个实施例中，用于p型FET的第二半导体材料120和用于n-型FET的第二半导体材料都是现有的、不同的并且使用相应的半导体材料外延生长。作为用于说明的一个实例，在第一组半导体区域114中的第二半导体材料120用于p型FET，而用于第二组半导体区域114的第二半导体材料120用于n型FET。 

在又一个实施例中，第二半导体材料120包括诸如磷化铟(InP)、砷化镓铟(InGaAs)或砷化铟(InAs)的III-V族化合物半导体材料。在又一个实施例中，在第二半导体材料中形成n型FET的沟道区。 

外延生长在半导体区域114中的第一半导体材料上选择性地生长晶状半导体材料。第二半导体材料120填充凹槽116。为了确保凹槽116被完全填充，第二半导体材料120很大限度地过生长，从而生成第二半导体材料超出STI部件112的多余部分。在一个实例中，第二半导体材料在STI 部件112上方的过生长部分的厚度在约100nm和约1000nm之间的范围内。在另一个实例中，过生长部分的厚度为约500nm。 

当凹槽116具有特定纵横比H/W(在本实施例中，大于1.4)时，在第二半导体材料120的底部处通过STI部件112的侧壁捕获穿透位错，使得第二半导体材料120的顶部没有缺陷。因此，该技术被称为纵横比捕获(ART)。 

参考图4和图7，方法200可以包括：实施抛光工艺，以去除第二半导体材料120在STI部件112的顶面上方的多余部分。在本实施例中，抛光工艺是应用于第二半导体材料120的化学机械抛光(CMP)，以去除额外部分并且平坦化半导体结构100的顶面。 

参考图5和图7，方法200包括：操作212，使STI部件112凹进，形成鳍式有源区(或鳍式有源区)122。施加蚀刻工艺，以选择性地蚀刻STI部件112，使得STI部件凹进。蚀刻工艺包括湿蚀刻或其他合适蚀刻技术，以选择性地蚀刻STI部件112。在STI包括氧化硅的一个实施例中，蚀刻工艺使用氟化氢(HF)溶液。在一个实例中，施加2％的HF溶液，以使STI部件112凹进约2分钟。 

如上所述，穿透位错不能到达第二半导体材料120的顶部。由于FinFET本质上具有很大的高-宽纵横比，所以这更适合于鳍式场效应晶体管(FinFET)。 

参考图6和图7，方法200包括：操作214，其中，实施离子注入工艺124，以将惰性(inactive)掺杂物质引入鳍式有源区122。在本实施例中，在惰性注入之后，实施退火工艺。尤其是，惰性掺杂物质尺寸小，以能够使诸如穿透位错缺陷的缺陷去活性(deactivate)。退火工艺有助于进一步分配惰性掺杂物质，以有效地使穿透缺陷去活性。应该注意，惰性掺杂不同于n型或p型掺杂，并且没有n型掺杂和p型掺杂的效果。不管是n型、p型还是中性的，惰性掺杂都不会改变第二半导体材料120的掺杂类型。离子注入和退火工艺被设计成具有基本分布在鳍式有源区122的底部的惰性掺杂。优选地，在竖直方向上惰性掺杂分布曲线的掺杂浓度峰值与在鳍式有源区122中的缺陷区域一致。在一个实例中，掺杂浓度峰值充分接近 第一半导体材料和第二半导体材料之间的界面。 

在本实施例中，惰性掺杂是氟(F)。在第二半导体材料是锗的一个实施例中，利用氟能量在约20KeV和约200KeV之间并且氟剂量在约1×10¹²/cm²和1×10¹⁶/cm²之间的注入工艺，将氟引入鳍式有源区122。在又一个实施例中，退火工艺的退火温度在约400℃和约700℃之间的范围内。因此，这样形成的鳍式有源区122具有掺杂浓度峰值在约1×10¹⁷/cm³和1×10²¹/cm³之间并且竖直位置(自顶面)在约100nm和500nm之间的惰性掺杂分布曲线。 

在第二半导体材料是硅锗(Si₅₀Ge₅₀)的另一个实施例中，通过氟能量在约10KeV和约80KeV之间并且氟剂量在约1×10¹²/cm²和1×10¹⁶/cm²之间的注入工艺，将氟引入至鳍式有源区122。在又一个实施例中，退火工艺的退火温度在约500℃和约900℃之间。因此，这样形成的鳍式有源区122具有掺杂浓度峰值在约1×10¹⁷/cm³和1×10²¹/cm³之间并且竖直位置(自顶面)在约100nm和约500nm之间的惰性掺杂分布曲线。 

在其他实施例中，可选地，具有小尺寸的其他惰性掺杂物质可以用于相同目的。例如，氯(CI)、硫(S)、或硒(Se)可以用于惰性掺杂。 

如上所述，甚至通过纵横比捕获，穿透位错仍然存在。在第一半导体材料和第二半导体材料之间的界面处的鳍式有源区122的底部捕获缺陷，但是试验显示，这些缺陷是电活性的并且会导致沟道泄漏。惰性掺杂有效地减少这些缺陷的活性。在图8中示出了第二半导体材料120的鳍式有源区122的一部分的示意图。在本实例中，第二半导体材料120是锗(在图8中为大圆点)。鳍式有源区122是晶状结构并且包括示例性缺陷222。将惰性掺杂物质氟(在图8中为小圆点)分配给缺陷222并且使缺陷222去活性。 

方法200包括其他操作216，形成多个器件部件，诸如被配置成形成多种鳍式场效应晶体管(FinFET)的栅叠层、源极和漏极部件。操作216还包括：形成被配置成耦合FET和其他器件的互连结构以形成功能电路。参考图9和10进一步描述操作216以用于说明。图9是在一个实施例中根据本发明的多个方面构建的半导体结构250的俯视图。图10是在一个实施 例中根据本发明的多个方面构建的通过虚线AA’截取的半导体结构250的截面图。在一个实施例中，半导体结构250是半导体结构100的一部分的实例。 

在衬底110和鳍式有源区122上方形成栅极252。栅极252包括具有介电层和在栅极介电层上的栅电极层的栅叠层254。栅极介电层包括介电材料，诸如氧化硅、氧化锗、高k介电材料层或它们的组合。在另一个实施例中，栅极介电层包括界面层(诸如，氧化硅或氧化锗层)和在界面层上的高k介电材料层。栅电极层包括导电材料层，诸如掺杂的多晶硅(多晶硅)、金属、金属合金或它们的组合。 

可以通过包括形成栅极介电层，在栅极介电层上形成栅电极层，以及图案化栅电极层和栅极介电层的步骤来形成栅叠层254。栅叠层254的形成可以进一步包括：用高k电介质和金属替换先前形成的栅叠层的栅极替换步骤。栅极替换可以包括：在随后制造阶段，替换栅极介电层和栅电极的后栅极操作或后高k介电层操作。 

栅极252还可以包括通过包括沉积和各向异性蚀刻的步骤在栅叠层254的侧壁上所形成的栅极间隔件256。 

操作216还包括在鳍式有源区122上形成多个源极和漏极部件。源极和漏极部件形成在栅极252的两侧上，并且被配置成与栅极252形成FinFET。源极和漏极部件可以包括轻掺杂漏极(LDD)部件258和重掺杂源极和漏极(HDD)部件260。通过离子注入或其他合适技术形成源极和漏极部件。在栅叠层下方的鳍式有源区122中形成沟道，并且在源极和漏极部件之间限定该沟道。在一个实例中，通过包括形成栅叠层254，形成LDD部件258，形成栅极间隔件256和形成HDD部件260的步骤来形成栅极252以及源极和漏极部件。 

在一个实施例中，操作216还包括在衬底110上形成互连结构以提供电布线并且连接多个器件，从而形成功能电路。 

互连结构包括水平导电部件(金属线)和垂直导电部件(诸如，通孔和接触件)。互连结构包括被称为铝互连件的导电材料，诸如，铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或它们的组合。可以通过 包括物理汽相沉积(或溅射)、化学汽相沉积(CVD)、或它们的组合的工艺来形成铝互连件。形成铝互连的其他制造技术可以包括光刻处理和蚀刻，以图案化用于垂直连接件(通孔和接触件)和水平连接件(导电线)的导电材料。可选地，可以使用铜多层互连件并且该铜多层互连件包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合。可以通过诸如CVD、溅射、喷镀或其他合适工艺的技术来形成铜多层互连件。在多层互连件中所使用的金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。 

互连结构进一步包括隔离多种导电部件(金属线、通孔和接触件)的层间介电层(层间介电层或ILD)。ILD可以是诸如介电常数小于约3.5的低介电常数(低k)的材料。ILD可以包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃(SOG)、掺氟硅玻璃(FSG)、掺碳氧化硅、低k介电材料，和/或其他合适材料。可以通过包括旋涂、CVD、溅射、或其他合适工艺的技术来形成ILD。 

在方法200的操作之前、期间和之后实现其他制造步骤。 

因此，以上在多个实施例中描述方法200和由其所制成的半导体结构。在一些实施例中，可以具有不同优点。例如，减少或消除与缺陷相关的结泄漏。图10示出鳍式有源区122中的缺陷262(穿透位错)。在衬底110的第一半导体材料和鳍式有源区122的第二半导体材料之间的界面处生成穿透位错并且该穿透位错向上延伸。然而，由于鳍式有源区的特别设计的高-宽纵横比，通过STI部件的侧壁在鳍式有源区122的底部上捕获穿透位错。而且，对鳍式有源区122的惰性掺杂有效地使所捕获的穿透位错去活性(并且如果存在，使其他缺陷去活性)。因此，明显地减少或消除了漏极至体块的泄漏电流(诸如，区域264中的泄漏)，由此改进相应器件的断开状态泄漏。 

可以在集成不同半导体材料以用于增强性能的多种应用中使用本发明。在一个实例中，应用包括诸如用于n-型FinFET的硅上锗的应变FinFET。在另一个实例中，应用包括在III-V族化合物半导体层上形成的高速和高频器件。在其他实例中，所公开的结构和方法可以通过集成不同半导体材料 结合在诸如逻辑电路、存储器件、感测器件、射频器件或其他器件中。 

因此，本发明提供一种半导体结构。半导体结构包括：第一半导体材料的半导体衬底；浅沟槽隔离(STI)部件，形成在半导体衬底中；以及第二半导体材料的鳍式有源区，在半导体衬底上外延生长。第一半导体材料具有第一晶格常数，而第二半导体材料具有不同于第一晶格常数的第二晶格常数。鳍式有源区进一步包括氟物质(fluorine species)。 

在半导体结构的一个实施例中，STI部件具有第一顶面，而鳍式有源区具有第二顶面，第二顶面与第一顶面不共面并且从STI部件中凸起，以及STI部件具有第一底面，而鳍式有源区具有与第一底面不共面的第二底面。 

在另一个实施例中，第二半导体材料的鳍式有源区具有横跨两个相邻STI部件之间的宽度W和作为从第二顶面至第二底面的竖直距离所测量的高度H，并且比率H/W大于1.4。 

在又一个实施例中，氟物质具有从第二顶面至第二底面的浓度分布曲线，并且浓度分布曲线基本在第二底面的缺陷区域中具有浓度峰值。 

在又一个实施例中，半导体结构进一步包括：分布在鳍式有源区中的位错缺陷，其中，穿透位错缺陷通过氟物质去活性。 

在又一个实施例中，穿透位错缺陷分布在鳍式有源区的下部并且从第二底面向上延伸。 

在又一个实施例中，第一半导体材料是硅，而第二半导体材料包括锗。 

在又一个实施例中，第一半导体材料是硅，而第二半导体材料是选自由硅锗(SiGe)、磷化铟(InP)、砷化镓铟(InGaAs)、以及砷化铟(InAs)构成的组中的化合物半导体材料。 

在又一个实施例中，半导体结构进一步包括：栅叠层，设置在鳍式有源区上方；源极和漏极部件，形成在鳍式有源区中并且其间夹置栅叠层；以及沟道，限定在栅叠层下面的鳍式有源区中并且介于源极和漏极部件之间，其中，栅叠层、源极和漏极部件、以及沟道被配置成形成鳍式场效应晶体管(FinFET)。 

在又一个实施例中，氟物质具有在约1×10¹⁷/cm³和约1×10²¹/cm³之间 的峰值浓度。 

本发明还提供半导体结构的另一个实施例。半导体结构包括：浅沟槽隔离(STI)特征，形成在硅衬底中；在两个相邻STI部件之间限定半导体衬底的硅区域；半导体材料的有源区，在硅区域上外延生长并且从相邻的STI部件中凸起。硅衬底具有第一晶格常数，而半导体材料具有不同于第一晶格常数的第二晶格常数。有源区进一步包括惰性掺杂物质。 

在FET结构的一个实施例中，惰性掺杂物质是氟。在另一个实施例中，半导体材料是锗，而惰性掺杂物质具有小于锗的尺寸。 

在又一个实施例中，STI部件具有第一底面，而鳍式有源区具有与第一底面不共面的第二底面，第二半导体材料的有源区具有横跨两个相邻STI部件之间的宽度W和作为从有源区的顶面至有源区的底面的竖直距离所测量的高度H，并且比率H/W大于1.4。 

在又一个实施例中，有源区包括顶面和底面，惰性掺杂物质具有从顶面至底面的掺杂浓度分布曲线，并且浓度分布曲线在充分接近底面处具有峰值。 

在又一个实施例中，半导体结构进一步包括：从有源区的底面向上延伸并且分布在有源区的下部的穿透位错缺陷，其中，穿透位错缺陷通过惰性掺杂物质去活性。 

在又一个实施例中，半导体材料是选自由锗(Ge)、硅锗(SiGe)、磷化铟(InP)、砷化镓铟(InGaAs)和砷化铟(InAs)所构成的组中的半导体材料。 

本发明还提供一种形成鳍式场效应晶体管(FinFET)结构的方法的一个实施例。该方法包括：在第一半导体材料的半导体衬底中形成多个浅沟槽隔离(STI)部件，由此限定通过STI部件相互间隔开的多个半导体部件；使半导体部件凹进；在凹进的半导体部件上外延生长第二半导体材料，以形成第二半导体材料的多个鳍式有源区，其中，第二半导体材料具有第一半导体材料的晶格失配，从而在鳍式有源区中生成穿透位错缺陷；以及对鳍式有源区实施氟注入，以使在鳍式有源区中所形成的穿透位错缺陷去活性。 

在一个实施例中，方法进一步包括：在外延生长第二半导体材料之后，实施抛光工艺，以去除多余的第二半导体材料；以及此后，使STI部件凹进。 

在另一个实施例中，方法进一步包括：在实施用于缺陷去活性的氟注入之后，对鳍式有源区中的氟掺杂物质实施退火工艺。 

在又一个实施例中，第一半导体材料是硅，外延生长第二半导体材料包括外延生长硅锗，以及退火工艺的退火温度在约500℃和约900℃之间。在又一个实施例中，执行氟注入包括：实施剂量在约1×10¹²/cm²和约1×10¹⁶/cm²之间的氟注入。 

以上概述了多个实施例的特征。应该理解，本领域普通技术人员可以容易地使用本发明作为基础来设计或修改用于实现与在此介绍的实施例相同的目的和/或实现与其相同的优点的其他工艺和结构。本领域普通技术人员还将认识到，这样的等同结构没有背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下，对本文作出多种改变、替换和更改。