用于基于石墨烯和碳纳米管晶体管的集成的先多层互连集成方案

摘要

本发明提供了集成电路多层集成技术。在一个方面中，提供了一种制造集成电路的方法。该方法包括如下步骤。提供衬底。在所述衬底上形成被设置成叠层的多个互连层，每一个互连层包括一条或多条金属线，其中如果在所述叠层中在一个给定互连层上方存在互连层，则该给定互连层中的金属线大于在所述叠层中位于该给定互连层上方的互连层中的金属线，并且其中如果在所述叠层中在该给定互连层下方存在互连层，则该给定互连层中的金属线小于在所述叠层中位于该给定互连层下方的互连层中的金属线。在所述叠层的最顶层上形成至少一个晶体管。

说明书

技术领域

本发明涉及集成电路，更具体地，涉及用于基于石墨烯和碳纳米管的 集成电路的多层集成的技术。

背景技术

中等规模/大规模集成电路需要多层互连。传统的硅金属氧化物半导体 场效应晶体管（MOSFET）集成电路通常基于这样的结构：其中首先制造 有源晶体管器件，之后是包括多层金属互连线沉积的后端处理。这种集成 方案对于具有顶栅结构以及从衬底晶片固有地（intrinsically）生长的沟道 材料的传统半导体晶体管是理想的。

然而，对于基于诸如石墨烯或碳纳米管的半导体材料的晶体管，当开 发集成方案时需要考虑附加的因素。首先，在大多数情况下，石墨烯或碳 纳米管非固有地（extrinsically）沉积到衬底上，因此采用底栅结构来使半 导体-电介质界面工程变得处理更简单且灵活程度更高。其次，石墨烯和碳 纳米管很容易由于暴露到进一步的处理而被损伤和污染。因此，在基于石 墨烯或碳纳米管的器件的情况下，希望使得器件最少地暴露于随后的处理。

因此，适用于与基于石墨烯或碳纳米管的晶体管一起使用——即，与 顶栅和底栅器件都兼容并且将器件从处理损伤和污染相隔离——的 MOSFET集成电路制造技术将是所期望的。

发明内容

本发明提供了集成电路多层集成技术。在本发明的一个方面中，提供 了一种制造集成电路的方法。该方法包括如下步骤。提供衬底。在所述衬 底上形成被设置成叠层的多个互连层，每一个互连层包括一条或多条金属 线，其中如果在所述叠层中在一个给定互连层上方存在互连层，则该给定 互连层中的金属线大于在所述叠层中位于该给定互连层上方的互连层中的 金属线，并且其中如果在所述叠层中在该给定互连层下方存在互连层，则 该给定互连层中的金属线小于在所述叠层中位于该给定互连层下方的互连 层中的金属线。在所述叠层的最顶层上形成至少一个晶体管。

在本发明的另一个方面中，提供了一种集成电路。该集成电路包括： 衬底；在所述衬底上的被设置成叠层的多个互连层，每一个互连层包括一 条或多条金属线，其中如果在所述叠层中在一个给定互连层上方存在互连 层，则该给定互连层中的金属线大于在所述叠层中位于该给定互连层上方 的互连层中的金属线，并且其中如果在所述叠层中在该给定互连层下方存 在互连层，则该给定互连层中的金属线小于在所述叠层中位于该给定互连 层下方的互连层中的金属线；以及在所述叠层的最顶层上的至少一个晶体 管。

通过参考下文的详细描述和附图，将获得对本发明的更完整的理解以 及本发明的进一步的特征和优点。

附图说明

图1是示出穿过集成电路的三维表示的横截面切割的图示，示例出了 根据本发明的一个实施例的已经在衬底上形成的具有金属线的第一金属互 连载体层m1；

图2是示出穿过集成电路的三维表示的横截面切割的图示，示例出了 根据本发明的一个实施例已经在第一金属互连载体层上形成的第一过孔层 v1；

图3是示出穿过集成电路的三维表示的横截面切割的图示，示例出了 根据本发明的一个实施例的已经在第一过孔层v1上形成的具有金属线的 第二金属互连载体层m2；

图4是示出穿过集成电路的三维表示的横截面切割的图示，示例出了 根据本发明的一个实施例的已经在第二金属互连载体层m2上形成的第二 过孔层v2、已经在过孔层v2上形成的第三金属互连载体层m3、已经在第 三金属互连载体层m3上形成的第三过孔层v3、以及已经在过孔层v3上形 成的第四金属互连载体层m4；以及

图5是示出穿过集成电路的三维表示的横截面切割的图示，示例出了 根据本发明的一个实施例已经在第四金属互连载体层上形成的基于碳材料 的底栅晶体管和基于碳材料的顶栅晶体管。

具体实施方式

本文中提供了用于基于石墨烯和碳纳米管晶体管的集成电路的新集成 方案和电路结构，该集成方案和电路结构避开了上述的问题。图1-5是示 例出用于制造集成电路的示例性方法的图示。图1-5中的每一幅描绘了贯 穿集成电路结构的三维表示的横截面。如图1所示，提供衬底102并且在 衬底102上形成第一金属互连载体层（标记为m1）（此处也称为“互连层”）。 衬底102可以由玻璃、金属、塑料、半导体材料（例如体硅衬底）或者任 何其它类型的适当的衬底材料制成。

可以采用传统工艺在衬底102上制造第一金属互连载体层。根据示例 性实施例，第一金属互连载体层包含多条金属线104。在该例子中，通过 首先在衬底上沉积诸如氧化物（例如二氧化硅）层的绝缘材料层，然后用 金属线104的足迹（footprint）和位置对该绝缘层进行构图（pattern）， 来形成所述第一金属互连载体层。然后用诸如铜的（一种或多种）金属填 充该图形以形成金属线104。可以对过填充的金属进行抛光以平面化第一 金属互连载体层，并且提供可以在其上制造随后的过孔/金属互连载体层 （如下文中所述）或晶体管的平坦表面。图1所示的金属线104的构造， 即，形状、取向、数量等仅仅是示例性的并且可以根据本技术实现任何特 定用途的金属线构造。

在该特定的例子中，将在第一金属互连载体层顶上制造另外的金属互 连载体层以便形成层的叠层。然后将在该叠层中的最高的层的顶上制造一 个或多个晶体管。每个金属互连载体层将包含金属线。在任何一个给定层 中的金属线将大于在叠层中在该给定层上方的任何其它层中的金属线。此 外，在该给定层中的金属线将小于在叠层中在该给定层下方的任何其它层 中的金属线。现在，如果给定层是叠层中的顶层，则当然在该叠层中没有 在该给定层上方的层，并且仅适用上面的第二个条件，即，该给定层中的 金属线将小于在该叠层中在该给定层下方的任何其它层中的金属线。相反 地，如果给定层是叠层中的底层，则在该叠层中没有在该给定层下方的层， 并且仅适用上面的第一个条件，即，该给定层中的金属线将大于在该叠层 中在该给定层上方的任何其它层中的金属线。由于所述叠层包含多个金属 互连载体层，因此总是适用上述条件中的至少一个。如果给定金属互连载 体层位于叠层内，即，如果在该叠层中在该给定金属互连载体层上方和下 方均存在一个或多个金属互连载体层，则上述两个条件都适用。

一种方便的量化金属线尺寸的方式是线的横截面面积。横截面面积可 以被测量作为横截面宽度W和横截面高度H的函数。例如见图1。具体地， 横截面面积可以被量化为横截面宽度与横截面高度的乘积。因此，在该例 子中，在任何一个给定层中的金属线：1）所具有的横截面面积大于在叠层 中存在于该给定互连层上方的互连层（如果有的话）（即，该给定的互连 层可以是叠层中的顶层，见上文）中的金属线的横截面面积；并且/或者2） 所述给定互连层中的金属线的横截面面积将小于在叠层中存在于该给定互 连层下方的互连层（如果有的话）（即，该给定的互连层可以是叠层中的 底层，见上文）中的金属线的横截面面积。如上所述，如果所述给定互连 层位于叠层内，即，在叠层中具有位于其上方和下方的互连层，则条件1 和2都适用。金属线尺寸的这种随着叠层向上移动而变细（tapering）将 使得延迟最小化并且确保晶体管将在最佳的快速度下工作。即，对于超大 规模集成（VLSI）电路，例如，需要多层互连。VLSI延迟优化要求这样 的布线尺寸分布：最大的金属线位于最远离（一个或多个）有源晶体管器 件的位置，并且较小的金属线位于较靠近所述器件的位置。本技术可用于 制造符合这些规格的集成电路设计。

在制造过程中可能发生金属线的尺寸的某种变化。在一些情况下这是 不可避免的。例如，给定一条金属线104的横截面尺寸（例如，横截面宽 度、横截面高度和所得到的横截面面积）可以略微不同于其它金属线104 的横截面尺寸，并且/或者穿过一条金属线104的一部分的切割的横截面尺 寸可以略微不同于穿过同一金属线的不同部分的切割。无论如何，重要的 是任何一个给定层中的金属线将全面（overall）大于（即，所述金属线的 最小尺寸（例如最小横截面面积）仍将大于）在叠层中位于该给定层上方 的任何其它层中的金属线。类似地，该给定层中的金属线将全面小于（即， 所述金属线的最大尺寸（例如最大横截面面积）仍将小于）在叠层中位于 该给定层下方的任何其它层中的金属线。

值得注意的是，金属线尺寸随着互连层的叠层向上移动而变细的本方 案旨在在单个集成电路内而不是例如在整个晶片内实施。预期给定晶片可 以存在有不同的电路配置，每个配置将不同的互连方案用于晶片上的每个 电路。然而，本技术旨在逐个电路地对晶片上的单独的电路中的一个或多 个实施这种从底部到顶部变细的互连层设计。

根据示例性实施例，通过包含贯穿其延伸的一个或多个过孔的层，将 叠层中的金属互连载体层彼此分隔开。例如，图2是示出穿过集成电路的 三维表示的横截面切割的图示，示例出了已经在第一金属互连载体层上形 成的导电过孔202的第一层v1。可以采用任何常规工艺来制造该导电过孔 层。仅仅举例而言，可以通过首先在衬底上沉积诸如氧化物（例如二氧化 硅）层的绝缘材料层，然后用导电过孔202的足迹和位置在该绝缘层中构 图多个通孔，来形成层v1。然后用诸如铜的（一种或多种）金属填充所述 过孔以形成导电过孔202。可以抛光过填充的金属以平面化所述层。图2 中所示的过孔202的构造，即，形状、尺寸、取向、数量等仅仅是示例性 的，并且可以根据本技术实现任何特定用途的过孔构造。（一个或多个） 过孔层用于连接（集成）互连层。

图3是示出穿过集成电路的三维表示的横截面切割的图示，示例出了 已经在第一过孔层v1上形成的具有金属线304的第二金属互连载体层m2。 与第一金属互连载体层一样，第二金属互连载体层包含多条金属线，在这 种情况下为金属线304。可以通过首先在第一过孔层v1上沉积诸如氧化物 （例如二氧化硅）层的绝缘材料层，然后用金属线304的足迹和位置对该 绝缘层进行构图，来形成所述第二金属互连载体层。然后用诸如铜的（一 种或多种）金属填充所述图形以形成金属线304。可以对过填充的金属进 行抛光以平面化第二金属互连载体层，并且提供可以在其上制造随后的过 孔/金属互连载体层（如下文中所述）或晶体管的平坦表面。图3所示的金 属线304的构造，即，形状、取向、数量等仅仅是示例性的，并且可以根 据本技术实现任何特定用途的金属线构造。

如上面所强调的，优选地，任何一个给定金属互连载体层中的金属线 将大于（例如，具有更大的横截面面积）该叠层中该给定层上方的任何其 它层中的金属线，并且/或者该给定层中的金属线将小于（例如，具有更小 的横截面面积）该叠层中该给定层下方的任何其它层中的金属线。横截面 面积可以被量化为每条金属线的横截面宽度W与横截面高度H的乘积。 因此，根据示例性实施例，第一金属互连载体层中的金属线将具有横截面 宽度W1和横截面高度H1（见图1），并且第二金属互连层中的金属线将 具有横截面宽度W2和横截面高度H2，其中W1大于W2。尽管横截面高 度H1可以大于横截面高度H2，但是这不是必须的，因为可以简单地通过 增加横截面宽度并同时保持相同的横截面高度来实现横截面面积的增加。 因此，在一个示例性实施例中，W1大于W2，且H1等于H2。

如上所强调的，在制造过程中可能发生金属线的尺寸的某种变化。在 这种情况下，重要的是任何一个给定层中的金属线将全面大于（即，所述 金属线的最小尺寸（例如最小横截面面积）仍将大于）在叠层中位于该给 定层上方的任何其它层中的金属线。类似地，该给定层中的金属线将全面 小于（即，所述金属线的最大尺寸（例如最大横截面面积）仍将小于）在 叠层中位于该给定层下方的任何其它层中的金属线。

用于形成第一和第二金属互连载体层的步骤可用于在叠层上形成另外 的互连载体层。互连层的数目将由电路设计规格确定。互连层的最佳数目 将在电路中导致最小的信号延迟。仅举例而言，图4示出了已经在叠层上 形成的通过两个另外的过孔层v2和v3分隔开的两个另外的金属互连载体 层m3和m4，即，第二过孔层v2已经形成在第二金属互连载体层m2上， 第三金属互连载体层m3已经形成在过孔层v2上，第三过孔层v3已经形 成在第三金属互连载体层m3上，并且第四金属互连载体层m4已经形成在 过孔层v3上。

第二和第三过孔层中的每一个也包含多个导电过孔，在这种情况下分 别是导电过孔402和406，并且第三和第四金属互连载体层中的每一个也 包含多条金属线，在这种情况下分别是金属线404和408。为了与优选构 造相一致，第三金属互连载体层中的金属线具有横截面宽度W3和横截面 高度H3，并且第四金属互连载体层中的金属线具有横截面宽度W4和横截 面高度H4，其中W2（在第二金属互连载体层中的金属线的横截面宽度） 大于W3且W3大于W4，在所述优选构造中，任何一个给定金属互连载体 层中的金属线大于（例如，具有更大的横截面面积）在叠层中位于该给定 层上方的任何其它层中的金属线，并且/或者该给定层中的金属线将小于 （例如，具有更小的横截面面积）在叠层中位于该给定层下方的任何其它 层中的金属线，并且在所述优选构造中，横截面面积被量化为每一条金属 线的横截面宽度W与横截面高度H的乘积。尽管H2（第二金属互连载体 层中的金属线的横截面高度）可以大于H3，并且H3可以大于H4，但是 这不是必须的，因为可以简单地通过增加横截面宽度并同时保持相同的横 截面高度来实现横截面面积的增加。因此，在一个示例性实施例中，W2 大于W3并且W3大于W4，而H2、H3和H4均相等。

如上所强调的，在制造过程中可能发生线的尺寸的某种变化。在这种 情况下，重要的是任何一个给定层中的金属线将全面大于（即，所述金属 线的最小尺寸（例如最小横截面面积）仍将大于）在叠层中位于该给定层 上方的任何其它层中的金属线。类似地，该给定层中的金属线将全面小于 （即，所述金属线的最大尺寸（例如最大横截面面积）仍将小于）在叠层 中位于该给定层下方的任何其它层中的金属线。

可以通过首先在第二金属互连载体层m2上沉积诸如氧化物（例如二 氧化硅）层的绝缘材料层，然后用导电过孔402的足迹和位置在该绝缘层 中构图多个通孔，来形成第二过孔层v2。然后用诸如铜的（一种或多种） 金属填充所述通孔以形成导电过孔402。可以抛光过填充的金属以平面化 所述层。图4所示的过孔402的构造，即，形状、尺寸、取向、数量等仅 仅是示例性的，并且可以根据本技术实现任何特定用途的过孔构造。

可以通过首先在过孔层v2上沉积诸如氧化物（例如二氧化硅）层的绝 缘材料层，然后用金属线404的足迹和位置构图该绝缘层，来形成第三金 属互连载体层m3。然后用诸如铜的（一种或多种）金属填充图形以形成金 属线404。可以对过填充的金属进行抛光以平面化所述第一金属层并且提 供平坦表面。图4所示的金属线404的构造，即，形状、取向、数量等仅 仅是示例性的，并且可以根据本技术实现任何特定用途的金属线构造。

可以通过首先在第三金属互连载体层m3上沉积诸如氧化物（例如二 氧化硅）层的绝缘材料层，然后用导电过孔406的足迹和位置在该绝缘层 中构图多个通孔，来形成第三过孔层v3。然后用诸如铜的（一种或多种） 金属填充所述通孔以形成导电过孔406。可以抛光过填充的金属以平面化 所述层。图4所示的过孔406的构造，即，形状、尺寸、取向、数量等仅 仅是示例性的，并且可以根据本技术实现任何特定用途的过孔构造。

可以通过首先在过孔层v3上沉积诸如氧化物（例如二氧化硅）层的绝 缘材料层，然后用金属线408的足迹和位置构图该绝缘层，来形成第四金 属互连载体层m4。然后用诸如铜的（一种或多种）金属填充该图形以形成 金属线408。可以对过填充的金属进行抛光以平面化所述第一金属层并且 提供平坦表面。图4所示的金属线408的构造，即，形状、取向、数量等 仅仅是示例性的，并且可以根据本技术实现任何特定用途的金属线构造。

可以在叠层中的最顶上的金属互连载体层上（在这种情况下，在第四 金属互连载体层上）形成一个或多个晶体管。有利地，本技术与常常用于 基于碳材料（即，基于石墨烯或碳纳米管）的器件的更传统的底栅晶体管 结构以及顶栅晶体管结构兼容。为了示例工艺的通用性，在图5中示出了 已经在第四金属互连载体层m4上形成的底栅晶体管506和顶栅晶体管 508。当然，在实践中，所形成的晶体管的具体类型/数量将根据即将到来 的具体应用而改变。

为了形成诸如晶体管506的底栅晶体管，首先在给定衬底上形成栅极 材料。在这种情况下，所述衬底是第四金属互连载体层。可以采用任何适 当的栅极材料，例如，（一种或多种）金属或掺杂的多晶硅。然后使用光 刻和蚀刻工艺来在顶部金属互连载体层上形成（即构图）底栅506g。

然后在底栅506g之上沉积电介质材料512。该电介质材料512将用作 栅极电介质。然后在栅极电介质上形成基于碳的材料。所述基于碳的材料 将用作晶体管的沟道506c。

根据一个示例性实施例，基于碳的材料是石墨烯和/或碳纳米管。仅仅 举例而言，可以使用转移工艺（例如，剥离）来在栅极电介质上沉积石墨 烯。例如可以使用旋涂工艺从溶液中沉积碳纳米管。

以该方式，一旦形成了基于碳的材料就执行最少量的处理。因此，石 墨烯或碳纳米管材料受污染的可能性最小化。相对照而言，使用传统制造 工艺，首先形成晶体管，之后形成金属互连载体层。在随后形成金属互连 载体层的过程中，难以避免石墨烯/碳纳米管材料的污染。

然后将源区506s和漏区506d分别形成为与基于碳的材料接触。可以 使用常规工艺形成源区506s和漏区506d。仅仅举例而言，源区506s和漏 区506d可以使用常规的金属沉积和光刻构图技术形成。

为了形成诸如晶体管508的顶栅晶体管，首先在给定衬底上形成基于 碳的材料。在这种情况下，所述衬底是第四金属互连载体层。根据一个示 例性实施例，基于碳的材料是石墨烯和/或碳纳米管，其可以分别通过例如 剥离或者从溶液（使用旋涂工艺）沉积在金属互连载体层上。所述基于碳 的材料将用作晶体管的沟道508c。然后在沟道508c之上沉积将用作栅极 电介质的电介质材料514,。

然后在栅极电介质上沉积栅极材料。可以采用任何适当的栅极材料， 例如，（一种或多种）金属或掺杂的多晶硅。然后使用光刻和蚀刻工艺来 形成（即构图）顶栅508g。以该方式，顶栅508g将通过栅极电介质而与 沟道508c分隔开。

以该方式，一旦形成了基于碳的材料就执行最少量的处理。因此，石 墨烯或碳纳米管材料受污染的可能性最小化。相对照而言，使用传统制造 工艺，首先形成晶体管，之后形成金属互连载体层。在随后形成金属互连 载体层的过程中，难以避免石墨烯/碳纳米管材料的污染。

然后将源区508s和漏区508d分别形成为与基于碳的材料接触。可以 使用常规工艺形成源区508s和漏区508d。仅仅举例而言，源区508s和漏 区508d可以使用常规的金属沉积和光刻构图技术形成。

尽管已经在本文中描述了本发明的示例性实施例，应当理解，本发明 不限于那些精确的实施例，并且在不脱离本发明的范围的情况下，本领域 技术人员可以做出各种其它变化和修改。