一种基于N型纳米薄层来提高N型DiMOSFET沟道迁移率方法

摘要

本发明公开了一种基于N型纳米薄层来提高N型DiMOSFET沟道迁移率方法，在已有离子注入工艺基础上将注入形成对导电沟道层注氮改为由外延形成的N

说明书

技术领域

本发明属于微电子技术领域，涉及一种基于N型外延来提高N型DiMOSFET沟道迁移 率方法。

背景技术

SiC以其优良的物理化学特性和电学特性成为制造高温、大功率电子器件的一种最有优 势的半导体材料，并且具有远大于Si材料的功率器件品质因子。SiC功率器件MOSFET的 研发始于20世纪90年代，具有输入阻抗高、开关速度快、工作频率高、耐高温高压等一系 列优点，已在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。

然而，目前SiC功率MOS器件SiC和SiO₂的接触界面质量较差，高密度的界面态和 界面粗糙导致器件沟道迁移率和导通电阻严重退化，甚至使基于SiC的器件的性能还达不到 基于Si的器件的性能。因此，如何通过工艺和结构改进来降低SiC和SiO₂的接触界面粗糙 和界面态密度一直是比较活跃的课题。

离子注入及高温退火工艺是造成SiC MOS器件界面粗糙的主要原因。研究表明1600度 左右的高温退火后表面的粗糙度会增加10倍以上。尤其是对于双注入的DiMOSFET，离子 注入带来的界面粗糙、高晶格损伤严重导致迁移率降低。为了提高沟道的迁移率，Sarit Dhar 等人2010年提出在栅氧化之前对沟道进行氮注入，然后栅氧化的时候注入沟道表面的氮离 子就可以减少SiC/SiO2表面的悬挂键，减少了界面的陷阱，从而提高了器件的迁移率。

这种方法采用的是在栅氧化之前对沟道进行氮离子注入，然后再栅氧化的工艺，以减少 界面的陷阱，从而提高器件的迁移率。采用这种方法虽然在一定程度上改善了器件的界面特 性，但是由于对器沟道件进行了二次离子注入，所带来的SiC和SiO₂的接触界面粗糙、高 晶格损伤，虽然迁移率有较小提高，严重导致栅氧化层的可靠性降低，影响了器件的性能。

发明内容

本发明的目的在于克服上述技术存在的缺陷，提供一种基于N型纳米薄层来提高N型  iMOSFET沟道迁移率方法，以抑制注入工艺所带来的SiC和SiO₂的接触界面粗糙、高晶 格损伤、低激活率等一系列问题对器件性能的影响，提高器件的性能。本发明的目的是这样 实现的：

本发明的器件结构是在Sarit Dhar等人提出提高DiMOSFET沟道迁移率的方法上做出改 进，将对沟道n型离子注入改为生长n型纳米薄层外延，以避免由注入工艺形成沟道所带来 的界面粗糙、高晶格损伤、低激活率等一系列问题。其具体技术方案为：

一种N型DiMOSFET器件，自上而下包括：栅极、SiO₂隔离介质、源极、源区N⁺接触、 P⁺接触、JFET区域、P阱、N^-漂移层、N⁺衬底和漏极，其中，在SiO₂隔离介质与JFET区域 之间有N⁺外延层，所述的N⁺外延层，纵向位于SiO₂隔离介质与JFET区域之间，横向位于 两个源区N⁺接触之间，随后随栅氧的氧化而氧化成栅氧化层。

优选地，所述的N⁺外延积累层厚度为2nm～5nm。

优选地，所述的栅极采用磷离子掺杂的多晶硅，掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3。

优选地，所述的SiO₂隔离介质的厚度范围为50nm～100nm。

一种基于N型外延来提高N型DiMOSFET沟道迁移率方法，包括以下步骤：

(1)在N⁺碳化硅衬底片上生长8～9μm氮离子掺杂的N^-漂移层，掺杂浓度为 1×10¹⁵cm^-3～2×10¹⁵cm^-3，外延温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载 运气体为纯氢气，杂质源为液态氮气；

(2)在氮离子掺杂的N^-漂移层上进行多次铝离子选择性注入，形成深度为0.5μm,掺杂 浓度为3×10¹⁸cm^-3的P阱，注入温度为650℃；

(3)在氮离子掺杂的N^-漂移层上进行多次氮离子选择性注入，形成深度为0.2μm,掺杂 浓度为1×10¹⁹cm^-3的N+源区，注入温度为650℃；

(4)在氮离子掺杂的N^-漂移层上进行多次铝离子选择性注入，形成深度为0.2μm,掺杂 浓度为2×10¹⁹cm^-3的P+欧姆接触区，注入温度为650℃；

(5)在整个碳化硅片正面外延生长厚度为2～5nm的氮离子掺杂的N+纳米薄层，掺杂 浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3，外延温度为1570℃，压力为100mbar，反应气体是硅烷和丙 烷，载运气体为纯氢气，杂质源为液态氮气；

(6)对整个碳化硅正面依次进行干氧氧化，即N+纳米薄层被氧化，形成60nm～100nm 的SiO₂隔离介质，干氧氧化温度为1200℃；

(7)在SiO₂隔离介质上淀积形成200nm的磷离子掺杂的多晶硅栅，掺杂浓度为 5×10¹⁹cm^-3～1×10²⁰cm^-3，淀积温度为600～650℃，淀积压强为60～80Pa，反应气体为硅烷和磷 化氢，载运气体为氦气；

(8)淀积300nm/100nm的Al/Ti合金，作为源极和漏极的接触金属层，并在1100±50 ℃温度下的氮气气氛中退火3分钟形成欧姆接触。

优选地，所述步骤(5)所使用的方法为外延工艺。

优选地，所述步骤(5)厚度为3nm。

优选地，所述步骤(5)掺杂浓度为5×10¹⁸cm^-3。

优选地，所述步骤(6)直接氧化步骤(5)所生长的氧化N+内米薄层，条件为先在1200 ℃下干氧氧化一个小时之后，再在950℃下湿氧氧化一个小时。

与现有技术相比，本发明的有益效果为：

1)本发明由于在栅氧氧化之前采用N型外延，而不是采用注入形成，从而抑制了注 入工艺所带来的SiC和SiO₂的接触界面粗糙、高晶格损伤、低激活率等一系列问题。

2)本发明由于在栅氧氧化之前采用N型外延，使得SiC和SiO₂的界面粗糙度降低， 从而降低表面散射对迁移率的影响，使得载流子迁移率大幅增大；同时也降低了器件的导 通电阻，使得器件工作时的功耗降低，得到更好的器件性能。

3)本发明由于在栅氧氧化之前采用N型外延，然后再氧化掉N型薄外延，使得N元 素渗进SiC/SiO2界面，减少界面的悬挂键，从而减少界面的陷阱电荷，提高界面的质量， 从而降低了表面散射对迁移率的影响。

4)本发明在制造上采用外延工艺替代注入工艺对沟道进行氮离子注入，工艺简单，易 于实现。

附图说明

图1是DiMOSFET器件结构示意图。

图2是本发明基于N型纳米薄层来提高N型DiMOSFET沟道迁移率方法的流程图。

具体实施方式

下面结合附图和具体实施例对本发明的技术方案作进一步详细地说明。

参照图1，本发明的器件结构自下而上依次包括：漏极金属1、N⁺衬底2、N^-漂移层3、 P阱4、JFET区域5、N+源区6、P+接触区7、栅氧化层8、多晶硅9和栅极金属。其中，N⁺衬底2为高掺杂的碳化硅衬底；N⁺衬底2之上的凸形区是8～9μm氮离子掺杂的N^-漂移层3， 掺杂浓度为1×10¹⁵cm^-3～2×10¹⁵cm^-3；P阱4是多次铝离子选择性注入形成的深度为0.5μm,掺 杂浓度为3×10¹⁸cm^-3的区域，位于凸形N^-漂移层10的左右上角；p阱之间N-区域是JFET 区5；N+源区6位于左右的两个P阱中，是多次氮离子选择性注入，形成的深度为0.2μm，掺 杂浓度为1×10¹⁹cm^-3；P+接触区7位于P阱中紧邻N+源区，是多次铝离子选择性注入形成 的深度为0.5μm,掺杂浓度为2×10¹⁹cm^-3的区域；栅氧化层8为50nm～100nm厚的SiO₂层； 横向位于左源极金属和左源极金属之间，纵向位于JFET区域5之上；多晶硅栅1是由淀积 形成的200nm磷离子掺杂的多晶硅，掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，位于SiO₂隔离介 质8的正上方；源极金属10是通过淀积形成的300nm/100nm的Al/Ti合金，位于源区N⁺接 触6和P⁺接触7的上方；漏极1是通过淀积形成的300nm/100nm的Al/Ti合金，位于碳化硅 衬底2的背面。

参照图2，本发明的制作方法通过下面实施例说明。

实施例1

步骤1.在N⁺碳化硅衬底片上外延生长N^-漂移层。

对N⁺碳化硅衬底片2采用RCA清洗标准进行清洗，然后在衬底表面外延生长厚度为 8μm，氮离子掺杂浓度为1×10¹⁵cm^-3的N^-漂移层3，如图2中步骤1，其工艺条件是：外延 温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源 采用液态氮气。

步骤2.多次铝离子选择性注入形成P阱。

(2.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层， 然后再淀积厚度为1μm的Al来作为P阱4离子注入的阻挡层，通过光刻和刻蚀来形成P阱 注入区；

(2.2)在650℃的环境温度下对P阱注入区进行四次Al离子注入，先后采用450keV、 300keV、200keV和120keV的注入能量，将注入剂量为7.97×10¹³cm^-2、4.69×10¹³cm^-2、 3.27×10¹³cm^-2和2.97×10¹³cm^-2的铝离子，注入到P阱注入区，形成深度为0.5μm，掺杂浓度 为3×10¹⁸cm^-3的P阱4，如图2中步骤2；

(2.3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700～ 1750℃氩气氛围中进行离子激活退火10min。

步骤3.多次氮离子选择性注入形成N+源区

(3.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为N+源区阱6离子注入的阻挡层，通过光刻和刻蚀 来形成N+源区注入区

(3.2)在650℃的环境温度下对N+源区注入区进行两次氮离子注入，先后采用80keV、 30keV的注入能量，将注入剂量为3.9×10¹⁴cm^-2、1.88×10¹⁴cm^-2，注入到N+源区注入区，形 成深度为0.2μm，掺杂浓度为1×10¹⁹cm^-3的N+源区6，如图2中步骤3；

(3.3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700～ 1750℃氩气氛围中进行离子激活退火10min。

步骤4.多次铝离子选择性注入形成P+欧姆接触区。

(4.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层， 然后再淀积厚度为1μm的Al来作为P+接触区7离子注入的阻挡层，通过光刻和刻蚀来形成 P+接触注入区；

(4.2)在650℃的环境温度下对P+接触区进行两次Al离子注入，先后90keV、30keV 的注入能量，将注入剂量为1.88×10¹⁴cm^-2、3.8×10¹⁴cm^-2的铝离子，注入到p+欧姆接触区注 入区，形成深度为0.2μm，掺杂浓度为2×10¹⁹cm^-3的P+接触区7，如图2步骤4；

(4.3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700～ 1750℃氩气氛围中进行离子激活退火10min。

步骤5.外延生长N⁺纳米薄层。

在碳化硅片正面外延生长厚度为3nm，掺杂浓度为5×10¹⁸cm^-3的N⁺外延积层，如二中 a，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运 气体采用纯氢气，杂质源采用液态氮气，图2步骤5。

步骤6.氧化形成栅氧化膜。

(6.1)先在1200℃下干氧氧化一个小时之后，再在950℃下湿氧氧化一个小时，形成 厚度为50nm的氧化膜；

(6.2)通过光刻、刻蚀形成SiO₂隔离介质8，图2步骤6。

步骤7.淀积形成掺杂浓度为5×10¹⁹cm^-3，厚度为200nm的磷离子重掺杂的多晶硅栅。

用低压热壁化学气相淀积法在碳化硅正面淀积生长200nm的多晶硅，然后通过光刻、 刻蚀保留住栅氧化膜上的多晶硅，形成磷离子掺杂浓度为5×10¹⁹cm^-3，厚度为200nm的多晶 硅栅9，如图2步骤7，其工艺条件是：淀积温度为600～650℃，淀积压强为60～80Pa，反应 气体采用硅烷和磷化氢，载运气体采用氦气。

步骤8.淀积形成源接触金属层和漏接触金属层。

(8.1)对整个碳化硅片的正面进行涂胶、显影，形成N⁺以及P⁺欧姆接触区域，淀积 300nm/100nm的Al/Ti合金，之后通过超声波剥离使正面形成源极金属10，如图2步骤8；

(8.2)在衬底背面淀积300nm/100nm的Al/Ti合金作为漏极1，如图2步骤9；

(8.3)在1100±50℃温度下，氮气气氛中对样品退火3分钟形成欧姆接触电极。

以上所述，仅为本发明较佳的具体实施方式，本发明的保护范围不限于此，任何熟悉本 技术领域的技术人员在本发明披露的技术范围内，可显而易见地得到的技术方案的简单变化 或等效替换均落入本发明的保护范围内。