通过替换栅极工艺形成的集成电路中的嵌入式多晶硅电阻器

摘要

本发明涉及一种通过替换栅极工艺形成的集成电路中的嵌入式多晶硅电阻器。本发明涉及一种可在替换栅极高k金属栅极金属氧化物半导体MOS技术工艺流程中形成的集成电路中的嵌入式电阻器结构。通过以下方式向衬底中蚀刻沟槽来形成所述结构：通过移除浅沟槽隔离结构或通过在所要位置处进行硅蚀刻。对虚拟栅极多晶硅层的沉积用多晶硅填充所述沟槽；通过硬掩模层保护电阻器多晶硅部分以免受虚拟栅极多晶硅移除的影响。可在源极／漏极植入期间掺杂所述电阻器多晶硅，且所述电阻器多晶硅可使其接触位置被硅化物包覆而不使金属栅极电极降级。

说明书

技术领域

本发明为集成电路及其制造的领域。更特定来说，本发明的实施例针对通过先进金 属氧化物半导体(MOS)技术构造的集成电阻器结构。

背景技术

现在，许多现代电子装置及系统包含用于控制及管理广泛的功能及有用的应用的实 质计算能力。如此项技术中为基本的，实现晶体管及其它固态装置的结构的物理特征大 小的大小减小达成了每单位“芯片”面积更多电路功能的更大集成或相反地用于给定电 路功能的芯片面积的减少的耗用。针对给定成本集成电路的能力已由于此小型化趋势而 大大地增加。

近年来半导体技术的进步已使得最小装置特征大小(例如，金属氧化物半导体(MOS) 晶体管的栅极电极的宽度，其界定晶体管沟道长度)能够缩减到极端亚微米范围中。现在， 当前技术水平的晶体管沟道长度接近20亚纳米范围，此在与源极及漏极耗尽宽度相同 的量级上。如果使用常规栅极电介质层(例如，二氧化硅)，那么MOS晶体管特征大小到 深亚微米范围中的此缩放已使得MOS栅极电介质层的薄化成为必需，达到了从栅极电 流泄漏、制造成品率及可靠性的观点来看可能成问题的程度。响应于常规栅极电介质材 料的此限制，所谓的“高k”栅极电介质(例如氧化铪(HfO₂)已变得流行。这些电介质具 有比二氧化硅及氮化硅高的介电常数，从而准许那些膜在物理上比对应的二氧化硅膜 厚，同时保持适合于供在高性能MOS晶体管中使用。在现代MOS技术中，金属及金属 化合物(例如氮化钛、氮化钽硅、碳化钽等)的栅极电极现在也较为流行，尤其是与这些 高k栅极电介质的组合。这些金属栅极电极消除了不合意的多晶硅耗尽效应，这种效应 在这些技术所需的极小特征大小下为特别显著的。

用于制作具有高k金属栅极MOS晶体管的集成电路的流行技术在此项技术中称为 “替换栅极”工艺。在一股意义上，替换栅极工艺以常规方式形成多晶硅MOS晶体管， 包含界定上覆于栅极电介质膜上的多结晶硅(“多晶硅”)栅极电极及相对于那些多晶硅 栅极电极以自对准方式形成源极及漏极区域。根据替换栅极方法，在植入源极及漏极区 域之后移除那些“虚拟”多晶硅栅极电极及下伏“虚拟”栅极电介质膜，后续接着在先 前由多晶硅栅极电极及栅极电介质占据的位置处沉积高k栅极电介质材料及金属栅极材 料。对所沉积金属栅极材料的化学机械抛光(CMP)将栅极电极的顶部表面与周围层间电 介质结构一起进行平面化。作为进一步的背景，2011年11月22日发布的标题为“用于 将替换栅极集成在CMOS流程中的方法(Method for Integration of Replacement Gate in  CMOS Flow)”且以引用的方式并入本文中的共同拥有的第8,062,966号美国专利描述一 种使用替换栅极工艺构造CMOS集成电路所根据的高k金属栅极结构及工艺。

现在电阻器结构通常实施于许多现代超大规模集成电路中。多晶硅为供在形成这些 集成电阻器时使用的具吸引力的材料，尤其是与金属材料相比。可以相对高的电阻率来 形成多晶硅结构，此与金属电阻器结构相比减小了实施大值电阻器所需的面积，且因此 也减小了那些结构的寄生电感。由于多晶硅结构通常与下伏硅衬底介电隔离，因此多晶 硅电阻器一股具有比扩散电阻器低得多的寄生电容。

如此项技术中已知，许多集成电路包含例如多晶硅晶体管栅极电极、多晶硅互连件 及扩散区域等硅元件的金属硅化物包层以改进那些结构的导电性。常规上，此金属硅化 物包层通过在硅结构上方沉积金属(例如，钴、钛、钨)后续接着进行高温退火以使所述 金属与下伏硅反应来执行。未反应金属接着被从其未与下伏硅接触的那些位置蚀刻。但 多晶硅电阻器的硅化物包层由于电阻器结构的电阻率的所得减小而一股为不合意的。还 已观察到，未包覆多晶硅电阻器展现比硅化物包覆多晶硅电阻器显著更大的随温度的线 性行为，从而促进例如电压参考电路等敏感电路中的温度补偿。

因此，用硅化物包覆多晶硅导体构造的常规集成电路仍将包含未包覆多晶硅电阻 器。常规上，通过以下操作来实现硅化物包覆结构与未包覆结构之间的区别：在多晶硅 导体上方沉积“硅化物阻挡”电介质膜，后续接着进行对硅化物阻挡膜的经掩蔽蚀刻以 暴露将经硅化物包覆的那些多晶硅导体且保护将不被包覆的那些多晶硅导体(即，电阻器 结构)以免受直接反应硅化的影响。然而，在用于形成具有高k金属栅极晶体管的集成电 路的常规替换栅极工艺流程中并入未硅化多晶硅电阻器的形成为繁琐的。

图1a到1g图解说明其中也构造多晶硅电阻器的常规替换栅极工艺，其以如图1a 中的横截面中所展示的高k金属栅极CMOS集成电路的经部分制作的部分开始。在p型 单晶硅衬底4的表面位置处展示图1a的结构。p型衬底4可为通过经掩蔽离子植入向衬 底中形成的p型“阱”的一部分，或可仅仅为p型衬底本身的位置，在任一情况中均构 成将形成n型MOS晶体管的位置。在衬底4的表面处安置呈浅沟槽隔离(STI)结构的形 式的隔离电介质结构5以用于将晶体管彼此隔离。在衬底4的表面上方安置(举例来说) 二氧化硅的“虚拟”栅极电介质层7，又在“虚拟”栅极电介质层7上方安置多晶硅层 8；根据此常规方法，将由此多晶硅层8形成“虚拟”栅极电极及多晶硅电阻器。在此 结构中，(举例来说)氮化硅的硬掩模层9上覆于多晶硅层8上。

在图1b中所展示的制造阶段处，已通过对硬掩模层9的经掩蔽蚀刻形成了上覆于 虚拟栅极电介质7的剩余部分上的多晶硅结构8，后续接着在从其移除了硬掩模层9的 那些位置处蚀刻多晶硅层8及虚拟栅极电介质层7。在衬底4的表面的位置处形成的那 些多晶硅结构8及那些位置处的下伏虚拟栅极电介质将充当虚拟结构且将不变为所完成 集成电路的一部分。多晶硅结构8’安置于浅沟槽隔离结构5的表面上方，且在此常规方 法中将形成多晶硅电阻器。已在形成多晶硅结构之后对此结构施加离子植入，从而产生 与多晶硅结构8、8’自对准的n型漏极延伸区域11。

图1c图解说明在整体沉积侧壁电介质层13、后续接着相对于多晶硅结构8、8’及在 沿着多晶硅结构8、8’的侧的层13中形成的侧壁电介质结构以自对准方式离子植入n+ 源极／漏极区域10之后的结构。在图1c中所展示的制造阶段处，已整体沉积(举例来说) 二氧化硅的层间电介质层14。接着(举例来说)通过CMP将所述结构平面化到移除硬掩 模层9的剩余部分的充足深度，从而导致表面层间电介质14与多晶硅结构8、8’的表面 实质上共面，如图1d中所展示。

如图1d中还展示，多晶硅电阻器结构8’受由经受经掩蔽蚀刻的所沉积氮化硅层等 形成的硬掩模特征15保护。接着通过毯覆蚀刻来移除虚拟栅极多晶硅结构8及下伏虚 拟栅极电介质层7，从而产生图1e中所展示的结构。多晶硅电阻器结构8’受硬掩模特征 15保护而在此阶段处保持在原位置。

在移除虚拟栅极多晶硅结构8及虚拟栅极电介质7之后，整体沉积高k电介质层17 (通常上覆于薄界面层上，未展示)，后续接着整体沉积金属栅极层18(通常上覆于势垒 金属层上，未展示)，从而产生图1f的结构。通过化学气相沉积(CVD)或原子层沉积(ALD) 由HfO₂或此项技术中已知的其它类似高k电介质材料形成高k电介质17。金属栅极层 18为通过其组成或通过掺杂而具有适合于充当所要导电性类型且具有所要阈值电压的 MOS晶体管栅极的功函数的金属或导电金属化合物层。接着使此结构经受CMP以移除 金属栅极层18，层间电介质14的开口内先前由虚拟栅极结构8占据的那些位置除外， 以在这些位置处形成晶体管的栅极电极，如图1g中所展示。接着整体沉积上覆电介质 材料及一个或一个以上金属导体层，其中穿过电介质材料形成接触开口以互连晶体管栅 极结构18、多晶硅电阻器8、源极／漏极区域10及最终电路所要的其它结构。

在多晶硅电阻器8’的上覆金属导体将进行接触的那些位置的表面处形成金属硅化 物包层以确保良好欧姆接触同时使多晶硅电阻器8’的剩余部分保持未被硅化为有用的。 然而，在此制造阶段处对多晶硅电阻器8’的表面的任何部分的硅化为困难的，因为对未 反应金属的硅化后移除使到金属栅极电极18的触点的导电性降级。此外，在这些常规 替换栅极工艺中并入多晶硅电阻器结构使得两个额外光掩模成为必需的：一个用于掩蔽 对电阻器结构的离子植入(即，为了获得恰当电阻率)，且另一个用于形成保护电阻器结 构8’以免受虚拟栅极移除蚀刻影响的硬掩模特征。已进一步观察到，对未硅化多晶硅电 阻器结构的足够保护在其中使用CMP对金属栅极材料进行平面化的那些替换栅极工艺 流程中甚至更困难，从而导致由多晶硅电阻器呈现的电阻的显著可变性。

发明内容

本发明的实施例提供与现代高k金属栅极替换栅极制造工艺兼容的集成电路中的多 晶硅电阻器结构及其制作方法。

本发明的实施例提供其中比在常规多晶硅电阻器结构中更高效地耗散电阻热的此 结构及方法。

本发明的实施例提供可在不添加具有关键尺寸及对准要求的光刻掩模的情况下并 入到制造工艺流程中的此结构及方法。

本发明的实施例提供其中可容易地执行多晶硅结构的掺杂(在一些情况中通过用于 其它结构的现有离子植入步骤)的此结构及方法。

参考以下说明书连同其图式的所属领域的技术人员将明了本发明的实施例的其它 目标及优点。

可将本发明的实施例实施到具有高k金属栅极晶体管的集成电路及制作所述集成电 路的替换栅极方法中，在所述方法中在虚拟栅极多晶硅沉积期间将多晶硅电阻器结构的 材料沉积到硅表面中的沟槽中。随后沉积的层间电介质材料保护电阻器结构以免受虚拟 栅极移除蚀刻影响且免受例如金属栅极化学机械抛光的其它后续工艺影响。

在本发明的一些实施例中，将多晶硅电阻器结构形成到首先从其移除电介质材料的 浅沟槽隔离(STI)结构的位置中。

在本发明的一些实施例中，将多晶硅电阻器结构形成到在通过光刻确定的位置处蚀 刻到单晶硅中的沟槽中。

在本发明的一些实施例中，在沉积多晶硅材料之前使沟槽经受厚氧化。

附图说明

图1a到1g是根据常规制造工艺流程集成电路结构的一部分在其制造阶段处的横截 面图。

图2a及2b分别为根据本发明的实施例的集成电路结构的一部分的平面图及横截面 图。

图3a到3h是根据本发明的实施例图2a及2b的集成电路结构的部分在其各种制造 阶段处的横截面图。

图4a到4d是根据本发明的另一实施例集成电路结构的一部分在其各种制造阶段处 的横截面图。

图5a到5d是根据本发明的另一实施例集成电路结构的一部分在其各种制造阶段处 的横截面图。

图6a到6d是根据本发明的另一实施例集成电路结构的一部分在其各种制造阶段处 的横截面图。

具体实施方式

将结合本发明的实施例来描述本发明，即，实施到金属氧化物半导体(MOS)集成电 路及其中通过替换栅极工艺构造高k金属栅极MOS晶体管的制造技术中，如预期本发 明将在应用于此实施方案时为尤其有益的。然而，预期本发明也可在其它集成电路应用 中提供重要的优点及益处。因此，将理解，以下描述仅以实例方式提供且并不打算限制 所主张的本发明的真实范围。

图2a及2b分别以平面图及横截面图图解说明根据本发明的实施例的MOS集成电 路中的MOS晶体管20T及电阻器20R的构造。尽管这些图展示晶体管20T及电阻器20R 彼此邻近定位，但当然预期这些装置可定位成彼此相距较大距离，且可或可不彼此具有 电关系(即，可不位于相同电路中)。另外，如此项技术中为基本的，通常将在相同集成 电路内构造与本文中所描述的晶体管20T及电阻器20R类似构造的许多晶体管及电阻 器，其根据布局及所要电特性而在大小(沟道宽度、沟道长度等)及形状上变化。另外， 尽管将参考n沟道晶体管20T来描述本发明的实施例，但当然预期晶体管20T可替代地 构造为p沟道MOS晶体管，且此外晶体管20T的n沟道及p沟道实施方案两者可存在 于相同集成电路中。

在此实例中，在单晶硅衬底的p型区域24内或替代地在形成到单晶硅衬底中的经 植入p型阱内或在绝缘体上硅膜的p型区域内构造n沟道MOS晶体管20T。为使此描 述简单起见，本文中所描述的本发明的实施例的实例将把p型区域24称为衬底24，在 这些或其它形式中的任一者中一股指代形成装置的单晶硅表面。在衬底的表面处，例如 晶体管20T的晶体管通过隔离电介质结构25的实例彼此隔离及分离。根据本发明的实 施例，隔离电介质结构25被构造为浅沟槽隔离(STI)结构，其由沉积到蚀刻到衬底24的 表面的选定位置中的沟槽中的电介质材料(例如，氮化硅或二氧化硅)组成。

如图2a及2b中所展示，晶体管20T包含上覆于高k栅极电介质膜27上的金属栅 极电极30，高k栅极电介质膜27又上覆于衬底24的一部分上。侧壁电介质层21存在 于第一层间电介质层26的邻近于金属栅极电极30的侧上且通常由氮化硅组成。在金属 栅极电极30的相对侧上向衬底24的表面中安置经重掺杂n型植入区域22，且其构成n 沟道晶体管20T的源极及漏极区域。

如图2b中所展示，在源极／漏极区域22的表面上方且在隔离电介质结构25上方以 对应于金属栅极电极30的厚度的厚度安置层间电介质层26。第二层间电介质层32上覆 于第一层间电介质层26上。为清晰起见这些层间电介质层26、32未在图2a中展示(即， 看不到)。在层间电介质层26、32的选定位置处贯通形成接触开口29以允许随后沉积及 图案化的导体与源极／漏极区域22进行电接触。在接触开口29延伸到源极／漏极区域22 的位置处安置金属硅化物包层34以确保与那些导体的良好欧姆接触；如果需要，那么 硅化物包层34可在源极／漏极区域22的整个表面上方延伸，从而也减小这些区域的有效 电阻率。穿过第二层间电介质层32蚀刻其它接触开口(未展示)以允许那些导体与栅极电 极30进行电接触。

尽管从图2b并不显而易见，但金属栅极电极30及高k栅极电介质层27通常各自 形成为数个不同物理层的层压结构。高k栅极电介质层30可包含与电介质间隔件29之 间的p型区域24的表面接触的界面电介质层(举例来说热二氧化硅)或所沉积电介质膜 (例如氮化硅或二氧化硅)。高k栅极电介质27还包含与二氧化硅或氮化硅相比具有相对 高的介电常数的电介质材料层；适合用作高k栅极电介质27的典型高k电介质材料包 含氧化铪(HfO₂)、氧化铪锆(HfZrO_x)及高k材料的组合，例如氧化铪与氧化锆的组合(例 如，HfO₂／ZrO₂及ZrO₂／HfO₂)。在本发明的实施例中可替代地使用此项技术中已知的其 它高k电介质材料。当以层压方式构造时，金属栅极电极30可包含与高k栅极电介质 27接触的相对薄的势垒金属层，用于栅极电极的所要金属安置于所述势垒金属层上面。 所述势垒金属经提供以限制金属栅极电极30的上覆金属材料与高k栅极电介质27之间 的相互扩散，且通常由来自镧系元素系列的金属(例如，镧、铈、镨、钕、钷、钐、铕、 钆、镱)或其导电金属化合物(例如，氧化镧)构成。金属栅极电极30的原料金属通常由 元素金属、三元金属、金属合金或经选择或掺杂而具有适合于n沟道晶体管20T的所要 电参数(即，阈值电压)的功函数的导电金属化合物组成，其实例包含钽、钛、铪、锆、 钨、钼以及其氮化物及碳化物化合物；氮化硅、氮化铝及氮化铝硅化合物；及其组合。 用于高k栅极电介质27及金属栅极电极30的厚度及材料针对n沟道晶体管通常将从用 于p沟道晶体管的厚度及材料变化以形成具有针对每一装置恰当的功函数的栅极。还可 使用势垒金属及“填充”金属的额外层来形成金属栅极电极30，此取决于特定制造工艺 (即，可在CMOS工艺流程中添加额外金属层)。

根据本发明的实施例，电阻器20R由安置于到衬底24的表面中的沟槽内的多晶硅 元件28’形成。在图2b的实例中，多晶硅元件28’的形状由于其形成方式而类似于隔离 电介质结构25的形状；在本发明的其它实施例中，多晶硅元件28’未必如此类似于隔离 电介质结构25的形状。电介质层23安置于衬底24与多晶硅元件28之间，从而将电阻 器20R与衬底24电隔离。在多晶硅元件28的表面的穿过层间电介质层26、32形成接 触开口29的那些位置处的金属硅化物包层34确保多晶硅元件28与延伸穿过接触开口 29的随后形成的金属导体(未展示)之间的欧姆接触。预期一股将不对多晶硅元件28的 全部表面进行硅化物包覆，以最小化电阻器20R实现所要电阻值所需的芯片面积。

预期，电阻器20R的此实施方案实现其在不借助多个关键光刻工艺的情况下且以避 免由硅化导致的潜在短路或金属栅极降级的方式在金属栅极高k替换栅极制造工艺的背 景内的高效构造。另外，预期与常规场上电阻器(例如图1g中所展示的电阻器)相比，将 电阻器20R嵌入到衬底24中将改进其耗散电阻热的能力。

现在参考图3a到3h的横截面图，现在将详细地描述根据本发明的第一实施例制作 包含电阻器20R及晶体管20T的实例的集成电路的方法。在图3a中所展示的工艺流程 中的点处，已在衬底24的表面的选定位置处以常规方式形成STI隔离电介质结构25。 在此实例中，隔离电介质结构25由所沉积二氧化硅形成；如上文所提及，可替代地使 用其它绝缘材料。根据本发明的此实施例，已对光致抗蚀剂层40进行施配以及光刻图 案化及显影以形成开口41，其暴露隔离电介质结构25中将在其处形成电阻器20R的一 者。

在本发明的此实施例中，接着使所述结构经受选择性氧化物蚀刻以移除经暴露隔离 电介质结构25并在所述位置处向衬底24的表面中形成沟槽42。此蚀刻在所使用的蚀刻 剂与二氧化硅反应而不实质上蚀刻单晶硅的意义上为选择性的。此选择性允许界定开口 41的掩模步骤为非关键的，因为开口41与例如晶体管栅极的最小大小特征相比可为相 对宽的，且不需要与将通过此蚀刻移除的隔离电介质结构25精确地对准。图3b中展示 在此选择性氧化物蚀刻及光致抗蚀剂层40的移除之后的结构，其中一个隔离电介质结 构25已被移除且一个结构保留。

在移除将形成电阻器20R的位置处的隔离电介质结构25之后，接着整体形成虚拟 栅极电介质层23，举例来说，通过对衬底24的表面(包含沟槽42的表面)的热氧化或视 需要对二氧化硅或氮化硅的化学气相沉积(CVD)。接着通常通过CVD在将形成晶体管 20T的衬底24的表面上方整体沉积虚拟栅极多晶硅层28达所要厚度，其中虚拟栅极多 晶硅层28的一部分28’填充沟槽42。此部分28’将变为电阻器20R的主体。接着通过 CVD在虚拟栅极多晶硅层28上方沉积(举例来说)氮化硅的硬掩模层43，从而产生图3c 中所展示的结构。

对上覆光致抗蚀剂(未展示)的光刻图案化、后续接着对硬掩模层43及虚拟栅极多晶 硅层28的堆叠蚀刻接着在晶体管20T的栅极电极的最终位置处形成虚拟栅极结构。所 述堆叠蚀刻还可在从其移除虚拟栅极多晶硅层28的位置处从衬底24的表面蚀刻虚拟栅 极电介质层23；或者，虚拟栅极电介质层23可充当堆叠蚀刻的蚀刻止挡件且保留在原 位置。在堆叠蚀刻之后，沟槽42内的电阻器多晶硅部分28’将保留，如图3d中所展示。 接着执行(在此实例中，为n沟道晶体管20T的)n型掺杂剂的源极／漏极植入。根据本发 明的此实施例，由于在工艺的此阶段处电阻器多晶硅部分28’为暴露的，因此此源极／漏 极植入可同时将部分28’掺杂到电阻器20R的最终掺杂剂浓度。在图3d的实例中，源极 ／漏极区域22以常规两步骤方式形成以具有经轻掺杂漏极延伸部，其中在经轻掺杂漏极 延伸部植入之后且在较深的较重剂量源极／漏极植入之前通过常规沉积及各向异性蚀刻 在虚拟栅极结构的侧上形成侧壁电介质21。

接着借助于CVD整体沉积(举例来说)二氧化硅或氮化硅的第一层间电介质层26。 接着执行化学机械抛光(CMP)以对结构进行平面化且移除上覆于虚拟栅极结构处的虚拟 栅极多晶硅28上的硬掩模层43，其结果展示于图3e中。如从图3e显而易见，通过CMP 工艺而暴露在虚拟栅极结构的位置处的虚拟栅极多晶硅层28的顶部表面，而沟槽42内 的电阻器多晶硅部分28’受第一层间电介质层26保护。以上文结合图1e及1f所描述的 类似方式，接着借助于毯覆蚀刻移除虚拟栅极多晶硅28及下伏虚拟栅极电介质23的此 经暴露部分。接着执行(举例来说)通过原子层沉积(ALD)沉积高k栅极电介质层27、后 续接着沉积金属层以形成晶体管20T的金属栅极30。如上文所描述，预期这些沉积工艺 还将沉积适当界面及势垒层，如用于高k金属栅极晶体管的技术中为常规的。从第一层 间电介质层26的表面对金属层30及下伏高k电介质层27的过量部分的后续CMP移除 产生图3f的结构。如从此图3f显而易见，受第一层间电介质层26保护而免受CMP的 影响，电阻器多晶硅部分28’保留在沟槽42内。

根据本发明的此实施例，需要对电阻器多晶硅部分28’的接触位置的硅化以确保良 好的欧姆接触。通过首先整体(包含在金属栅极30上方)沉积第二层间电介质层32来实 现此硅化。接着穿过第二层间电介质层32及第一层间电介质层26蚀刻接触开口29，从 而暴露电阻器多晶硅部分28’的接触位置及源极／漏极区域22的需要被硅化的任何位置。 接着通过与电阻器多晶硅部分28’的经暴露接触位置及源极／漏极区域22的任何经暴露 位置接触地整体沉积金属层44来执行硅化，如图3h中所展示。高温退火使所沉积金属 层44与其接触的那些硅位置(即，在接触开口29内)反应且后续接着进行对金属层44的 未反应部分的毯覆蚀刻以形成如图2b中所展示的硅化物包层34。由于第二层间电介质 层32在硅化期间覆盖金属栅极30，因此保护了金属栅极30的表面以免受可由金属层 44的未反应部分的移除产生的降级。

制造工艺的剩余部分从此点继续，包含形成与电阻器20R及晶体管20T的硅化物包 层34进行接触的金属导体，蚀刻额外接触开口(例如，穿过第二层间电介质层32到金属 栅极30)及形成集成电路所要的额外金属导体层级。

如从此描述显而易见，可容易地以与用于形成高k金属栅极晶体管20T的替换栅极 工艺兼容的方式形成电阻器20R。根据本发明的此实施例，仅向常规工艺流程添加单个 非关键光刻掩模步骤，其中多晶硅电阻器材料的掺杂通过源极／漏极植入来执行。相比于 上文相对于图1a到1g所描述的制造工艺流程(在所述工艺流程中，需要用于单独地掺杂 电阻器多晶硅的一个掩模步骤且需要用于阻止虚拟栅极蚀刻移除电阻器多晶硅的另一 掩模步骤)，预期本发明的此实施例产生可通过更稳健且高效的制造流程形成的经改进的 电阻器结构。

图4a到4d图解说明根据本发明的另一实施例的晶体管20T及20R的制造，所述另 一实施例是对上文相对于图3a到3h所描述的本发明实施例的变化形式。在根据本发明 的此实施例的图4a中所展示的制造阶段处，在此实例中由氮化硅形成的硬掩模层45已 经图案化以暴露隔离电介质结构25的实例的位置，且选择性氧化物蚀刻已在所述经暴 露位置处向衬底24的表面中形成沟槽42。如上文相对于图3b所描述，此氧化物蚀刻在 其优先于硅而蚀刻二氧化硅的意义上为选择性的。由于此氧化物蚀刻的选择性，硬掩模 层45中的开口不需要精确地定位(即，不界定沟槽42的宽度)，且如此可通过非关键掩 模以光刻方式界定。用于此选择性氧化物蚀刻的各种蚀刻化学品及蚀刻条件在此项技术 中是众所周知的。

根据本发明的此实施例，接着通过在沟槽42的表面处及在衬底24的相邻经暴露硅 表面处的热氧化来形成二氧化硅膜46，如图4b中所展示。氮化硅硬掩模层45防止衬底 24的表面的其它部分的氧化，如此项技术中已知。预期热氧化物膜46实质上比虚拟栅 极电介质23厚。举例来说，如果虚拟栅极电介质23大约为到那么预期热 氧化物膜46将至少厚达举例来说，介于从到的范围。移除硬掩模 层45，且接着沉积多晶硅层28，后续接着沉积将在此替换栅极工艺中在界定用于晶体 管20T的虚拟栅极电极时使用的硬掩模层43。如图4c中所展示，在工艺中的此阶段处， 多晶硅层28的部分28’填充沟槽42，上覆于所述位置处的厚氧化物膜46上，且将如上 文所描述充当电阻器20R的主体。

根据本发明的此实施例，接着以上文相对于图3d到3h所描述的方式完成晶体管20T 及电阻器20R。所得结构展示于图4d中，其展示晶体管20T的位置处的金属栅极30及 高k栅极电介质27以及电阻器多晶硅28’及源极／漏极区域22的表面处于接触开口29 处的硅化物包层34，如前所述。根据本发明的此实施例的电阻器20R的构造包含实质 上比图2b的实例中的虚拟栅极电介质23厚的热氧化物膜46。因此，根据图4d中所展 示的本发明实施例的电阻器20R提供电阻器20R与衬底24之间的额外电隔离且或许提 供更高的每单位长度电阻值(假设在两种情况之间隔离电介质结构25及因此沟槽42的宽 度恒定)。本发明的此实施例还提供兼容且高效制作以及经改进的导热率等方面的优点， 如上文相对于本发明的第一实施例所描述。

图5a到5d图解说明根据本发明的另一实施例的晶体管20T及20R的制造，所述另 一实施例是对上文相对于图3a到3h所描述的本发明实施例的另一变化形式。在根据本 发明的此实施例的图5a中所展示的制造阶段处，光致抗蚀剂掩模层40已经图案化以暴 露衬底24的表面的位置。隔离电介质结构25在工艺的此阶段处已先前形成且下伏于光 致抗蚀剂掩模层40的剩余部分下。根据本发明的此实施例，光致抗蚀剂掩模层40界定 到衬底24中的将含纳电阻器20R的主体的沟槽的位置。在图案化光致抗蚀剂40之后， 在经暴露位置处蚀刻衬底24以向衬底24中形成沟槽50，如图5b中所展示。预期此硅 蚀刻将为使用适合于形成所要深度及轮廓的沟槽50的蚀刻化学品及等离子条件的常规 等离子硅蚀刻。在本发明的此实施例中，用于界定直接界定沟槽50的位置的光致抗蚀 剂40的图案的光刻掩模可视为“关键”掩模步骤。

类似于如上文相对于图3c所描述，在于将形成电阻器20R的位置处向衬底24中蚀 刻沟槽50之后，整体形成虚拟栅极电介质层23，举例来说，通过对衬底24的表面(包 含沟槽50的表面)的热氧化或视需要通过对二氧化硅或氮化硅的CVD。接着通常通过 CVD在将形成晶体管20T的衬底24的表面处整体沉积虚拟栅极多晶硅层28达所要厚 度，从而产生在沟槽50内且上覆于虚拟栅极电介质23上的多晶硅部分28’。此多晶硅 部分28’将变为电阻器20R的主体。接着通过CVD在虚拟栅极多晶硅层28上方沉积(举 例来说)氮化硅的硬掩模层43，从而产生图5c中所展示的结构。

根据本发明的此实施例，接着以上文相对于图3d到3h所描述的方式完成晶体管20T 及电阻器20R，从而产生图5d中所展示的结构。在晶体管20T的栅极电极位置处形成 金属栅极30及高k栅极电介质27，其中硅化物包层34存在于电阻器多晶硅28’及源极／ 漏极区域22的表面处于接触开口29处，如前所述。本发明的此实施例提供兼容且高效 制作以及经改进的导热率等方面的相同优点，如上文相对于上文所描述的本发明实施例 所描述。然而，根据本发明的此实施例的电阻器20R的多晶硅部分28’的形状由向单晶 硅中的蚀刻而非由在图3a到3h及4a到4d的实施例中对隔离电介质结构25的实例的 氧化物蚀刻界定。尽管根据本发明的此实施例使用关键光刻掩模来界定向其中形成最终 电阻器主体的沟槽的位置，但需要仅一个此种关键掩模步骤，且关键掩模步骤导致对多 晶硅部分28’的横截面积的较精确放置及控制且因此对电阻器20R的电阻值的较精确控 制。

图6a到6d图解说明根据本发明的另一实施例的晶体管20T及20R的制造，所述另 一实施例是应用于上文相对于图5a到5d所描述的本发明实施例的类似于上文结合图4a 到4d所描述的变化形式的变化形式。在图6a中所展示的制造阶段处，已在结构上方形 成虚拟栅极电介质23及(例如，氮化硅的)硬掩模层45。已对光致抗蚀剂层40进行图案 化及显影，以在将形成电阻器主体20R的位置处形成开口。使用光致抗蚀剂40作为掩 模来蚀刻硬掩模层45及或许还有虚拟栅极电介质23，在此之后剥除光致抗蚀剂40，从 而将图案从光致抗蚀剂40转移到硬掩模层45。接着执行硅蚀刻以在硬掩模层45中的开 口处蚀刻衬底24的部分；用于此蚀刻的蚀刻化学品及等离子条件经选择以向衬底24的 表面中形成达所要深度且具有所要轮廓的沟槽50。图6b中展示在蚀刻沟槽50之后的所 得结构。或者，可执行堆叠蚀刻以蚀刻硬掩模层45、虚拟栅极电介质23及衬底24来形 成沟槽50，其使用经图案化光致抗蚀剂40作为用于蚀刻所有三种材料的掩模。

在蚀刻沟槽50之后，根据本发明的此实施例，接着通过热氧化在沟槽42的表面及 衬底24的表面处的相邻经暴露硅处形成二氧化硅膜46。氮化硅硬掩模层45防止对衬底 24的表面的其它部分的氧化，如图6c中所展示。预期热氧化物膜46实质上比虚拟栅极 电介质23厚。根据一个实例，虚拟栅极电介质23大约为到且热氧化物膜 46至少厚达举例来说，介于到之间的范围。在如图6c中所展示形 成热氧化物膜46之后，根据本发明的此实施例，接着执行上文相对于图4c及4d以及 图3d到3h所描述的工艺流程。图6d中展示本发明的此实施例的所得结构，其中在晶 体管20T的位置处形成金属栅极30、高k栅极电介质27及源极／漏极区域22，在沟槽 50内安置电阻器多晶硅28’，且硅化物包层34存在于电阻器多晶硅28’及源极／漏极区域 22的表面处于接触开口29处。本发明的此实施例中的电阻器20R因下伏于电阻器多晶 硅28’下的电介质层的增加的厚度而与图5d中所展示的电阻器不同。预期在本发明的此 实施例中存在的较厚热氧化物膜46提供电阻器20R与衬底24之间的额外电隔离且或许 提供比图5d的实施例的每单位长度电阻值高的每单位长度电阻值(假设在两种情况之间 隔离电介质结构25及因此沟槽42的宽度恒定)。本发明的此实施例提供兼容且高效制作 以及经改进的导热率方面的优点，如结合本发明的其它实施例所提及。且如同在上文相 对于图5a到5d所描述的本发明实施例中，在此工艺中仅需要用于界定向其中形成最终 电阻器主体的沟槽的位置的单个关键光刻掩模，从而提供对形成电阻器20R的多晶硅部 分28’的精确放置及控制。

如从此描述且根据本发明的实施例中的每一者，可容易地以与用于形成现代高k金 属栅极晶体管的替换栅极工艺兼容的方式形成多晶硅电阻器。还预期将此多晶硅电阻器 结构并入到下伏硅中的沟槽中而非如同在常规结构中安置于场氧化物上方以改进由电 阻器结构产生的电阻热的热耗散，从而改进总体电路性能及可靠性。

尽管已根据本发明的实施例描述了本发明，但当然预期参考本说明书及其图式的所 属领域的技术人员将明了这些实施例的修改形式及替代方案，此些修改形式及替代方案 获得本发明的优点及益处。预期此些修改形式及替代方案在如本文中先前所主张的本发 明的范围内。