一种基于神经元MOS管的差分型双边沿触发器设计

摘要

本发明公开了一种基于神经元MOS管的差分型双边沿触发器设计，包括差分结构的主触发器1、主触发器2和一个差分结构的从触发器；所述主触发器1由构成差分结构的PMOS管m3和PMOS管m4，三输入n型浮栅MOS管m1和三输入n型浮栅MOS管m2构成；所述主触发器2由构成差分结构的PMOS管m7和PMOS管m8，三输入n型浮栅MOS管m5和三输入n型浮栅MOS管m6构成；所述从触发器由构成差分结构的PMOS管m9和PMOS管m10，三输入n型浮栅MOS管m11，三输入n型浮栅MOS管m12，三输入n型浮栅MOS管m13和三输入n型浮栅MOS管m14，反相器INV1和反相器INV2构成。本发明的有益效果是：具有互补输出、低功耗、简单的结构等优点，简化了下拉网络结构，从而进一步减小了电路的功耗。

说明书

技术领域

本发明涉及一种差分型双边沿触发器设计，更具体说，它涉及一种基于神经元MOS管的差分型双边沿触发器设计。

背景技术

触发器是数字集成电路中基本的构件，它们决定着包括功耗、延迟、面积、可靠性等电路的性能。在所有的触发器中，差分结构的触发器由于具有互补输出、低功耗、简单的结构等优点，因此应用比较广泛。差分触发器能够起到放大器的作用，因此它们能够在低摆幅电压信号下很好的工作。它们还能够在触发器中建立各种逻辑功能来降低测序开销。

双边沿触发器在时钟信号上升边沿和下降边沿都能够对输入信号取样，从而更新输出状态。因此，在保持原有数据处理频率的条件下，使用双边沿触发器可以使时钟信号的频率减半，从而减少了时钟网络的动态功耗。但现有技术的双边沿触发器电路结构复杂，功耗不理想，功能不灵活。

发明内容

本发明的目的是克服现有技术中的不足，提供一种结构合理，功耗低，控制灵活的基于神经元MOS管的差分型双边沿触发器设计。

这种基于神经元MOS管的差分型双边沿触发器设计，包括差分结构的主触发器1、主触发器2和一个差分结构的从触发器；所述主触发器1由构成差分结构的PMOS管m3和PMOS管m4，三输入n型浮栅MOS管m1和三输入n型浮栅MOS管m2构成；所述主触发器2由构成差分结构的PMOS管m7和PMOS管m8，三输入n型浮栅MOS管m5和三输入n型浮栅MOS管m6构成；所述从触发器由构成差分结构的PMOS管m9和PMOS管m10，三输入n型浮栅MOS管m11，三输入n型浮栅MOS管m12，三输入n型浮栅MOS管m13和三输入n型浮栅MOS管m14，反相器INV1和反相器INV2构成；

所述PMOS管m3、m4、m7、m8、m9和m10的源级接工作电压VDD，所述三输入n型浮栅MOS管m1、m2、m5、m6的源级和一个输入端都接地，所述三输入n型浮栅MOS管m11、m12、m13、m14的源级接地；

所述主触发器1中构成差分结构的两个PMOS管m3和m4的漏极分别与两个三输入n型浮栅MOS管m1和m2的漏极连接，并且产生主触发器1的输出和x1；所述主触发器2中构成差分结构的两个PMOS管m7和m8的漏极分别与两个三输入n型浮栅MOS管m5和m6的漏极连接，并且产生主触发器2的输出和x2；

所述主触发器1的输出x1和分别连接从触发器中的三输入n型浮栅MOS管m11和m14的一个输入端，所述主触发器2的输出x2和分别连接从触发器中的三输入n型浮栅MOS管m12和m13的一个输入端；

所述从触发器中构成差分结构的两个PMOS管m9和m10的漏极分别与两个三输入n型浮栅MOS管m11和m12、m13和m14的漏极连接，并通过两个反相器INV1和INV2连接到输出端；

在clk上升沿时，所述主触发器1的输出x1和通过m11和m14传输到输出，所述主触发器2的输出x2和受输入D决定；在clk下降沿时，所述主触发器2的输出x2和通过m12和m13传输到输出，所述主触发器1的输出x1和受输入D决定。S和R分别实现触发器的异步置位和异步清零功能。

本发明的有益效果是：电路利用了神经元MOS管所具有的阈值易于控制这一自然属性，无需增加特别的电路，仅需通过在n型浮栅MOS管中增加一个输入端就可以方便的控制电路的开关。差分结构的触发器由于具有互补输出、低功耗、简单的结构等优点，而运用n型浮栅MOS管下拉网络代替了传统的差分型触发器中的nMOS逻辑电路，简化了下拉网络结构，从而进一步减小了电路的功耗。而通过浮栅MOS管的运用，触发器中的置位端和复位端可以很方便的实现。双边沿触发器在时钟信号上升边沿和下降边沿都能够对输入信号取样，提高了时钟信号的效率，减少了时钟网络的动态功耗。异步置位和异步清零端的加入使得触发器的功能更加灵活。

附图说明

图1是n型和p型多输入浮栅MOS管符号和电容模型；

图2是本发明的电路原理图；

图3是本发明实施例的一种封装连接电路；

图4是在25MHz时钟频率下图3所示电路的瞬态功能仿真特性图，横坐标为时间，单位是ns，纵坐标为电压，单位是V。

具体实施方式

下面结合附图和实施例对本发明做进一步描述。虽然本发明将结合较佳实施例进行描述，但应知道，并不表示本发明限制在所述实施例中。相反，本发明将涵盖可包含在有附后权利要求书限定的本发明的范围内的替换物、改进型和等同物。

多输入浮栅MOS管是近年来提出的一种具有功能性强、阈值控制灵活等特点的新型器件，人们已在模拟、数字和神经网络等多个领域对它的应用开展了深入研究。这种器件的加工工艺与标准的双层多晶硅CMOS工艺完全兼容，它的符号表示及其电容模型如图1所示。它具有多个输入栅极和一个浮栅极，其中浮栅由第一层多晶硅形成，多个输入控制栅则由第二层多晶硅形成。输入端与浮栅之间通过电容实现耦合。图1中V_F表示浮栅上的电压，V₀为衬底电压，V₁、V₂、……、V_n为输入信号电压。C₀是浮栅与衬底之间的耦合电容，它主要由栅氧化层电容C_ox构成，C₁、C₂、……、C_n为各个输入栅与浮栅之间的耦合电容。图1中D和S分别表示漏极和源极。浮栅上的净电荷Q_F由下式给出：

$>Q_F=\underset{i=0}{\overset{n}{\Sigma }}{C}_i(V_F-V_i)=V_F\underset{i=0}{\overset{n}{\Sigma }}{C}_i-\underset{i=0}{\overset{n}{\Sigma }}{C}_i{V}_i;---\left(1\right)$>

对于n沟道浮栅MOS管，衬底接地，因此V₀=0。假设浮栅上的初始电荷为零，根据电荷守恒定律，由上式可得:

$>V_F=\underset{i=1}{\overset{n}{\Sigma }}{w}_i{V}_i;---\left(2\right)$>

$>w_i=\frac{C_i}{C_0+\underset{j=1}{\overset{n}{\Sigma }}{C}_j};---\left(3\right)$>

设V_T为由浮栅端看进去的管子的阈值电压，则当V_F>V_T时管子导通。由式（2）和（3）可以看出，多输入浮栅MOS管能够对各栅极输入信号加权求和，用计算得到的求和结果去控制MOS管的“开”和“关”。注意到它在浮栅上进行的所有输入信号的加权求和运算是利用电容耦合效应以电压模式来进行的，这显示了它具有比电流模式求和技术更优秀的低功耗特性。如果以V₁作为输入端，其他输入端作为控制端，则有：

$>V_1>\frac{\underset{i=0}{\overset{n}{\Sigma }}{C}_i}{C_1}{V}_T-\frac{C_2}{C_1}{V}_2-...-\frac{C_n}{C_1}{V}_n;---\left(4\right)$>

这样，由V₁端看进去的管子的阈值电压V^*_t1可以表示为:

$>{V^{*}}_{t1}=\frac{\underset{i=0}{\overset{n}{\Sigma }}{C}_i}{C_1}{V}_T-\frac{C_2}{C_1}{V}_2-...-\frac{C_n}{C_1}{V}_n;---\left(5\right)$>

上式表明，无需调整V_T，只要通过改变耦合电容之间的比例关系或改变控制端电压V_i就可以改变浮栅MOS管相对于输入信号V₁的阈值电压，从而控制MOS管的导通和截止。对于p沟道浮栅MOS管，衬底通常接电路最高电压源（如V_DD），因此式（1）中V₀=V_DD，式（2）-（5）需作相应修正。

本发明的一种基于神经元MOS管的差分型双边沿触发器电路的结构如图2所示，包括：两个差分结构的主触发器电路（1，2）和一个差分结构的从触发器电路。

所述主触发器1由构成差分结构的两个PMOS管m3和m4、两个三输入n型浮栅MOS管m1和m2构成；所述主触发器2由构成差分结构的两个PMOS管m7和m8、两个三输入n型浮栅MOS管m5和m6构成；所述从触发器由构成差分结构的两个PMOS管m9和m10、两个三输入n型浮栅MOS管m11、m12、m13和m14、两个反相器INV1和INV2构成。

所述PMOS管m3、m4、m7、m8、m9和m10的源级接工作电压VDD，所述三输入n型浮栅MOS管m1、m2、m5、m6的源级和一个输入端都接地，所述三输入n型浮栅MOS管m11、m12、m13、m14的源级接地。

所述主触发器1中构成差分结构的两个PMOS管m3和m4的漏极分别与两个三输入n型浮栅MOS管m1和m2的漏极连接，并且产生主触发器1的输出和x1；所述主触发器2中构成差分结构的两个PMOS管m7和m8的漏极分别与两个三输入n型浮栅MOS管m5和m6的漏极连接，并且产生主触发器2的输出和x2。

所述主触发器1的输出x1和分别连接从触发器中的三输入n型浮栅MOS管m11和m14的一个输入端，所述主触发器2的输出x2和分别连接从触发器中的三输入n型浮栅MOS管m12和m13的一个输入端。

所述从触发器中构成差分结构的两个PMOS管m9和m10的漏极分别与两个三输入n型浮栅MOS管m11和m12、m13和m14的漏极连接，并通过两个反相器INV1和INV2连接到输出端。

在clk上升沿时，所述主触发器1的输出x1和通过m11和m14传输到输出，所述主触发器2的输出x2和受输入D决定；在clk下降沿时，所述主触发器2的输出x2和通过m12和m13传输到输出，所述主触发器1的输出x1和受输入D决定。S和R分别实现触发器的异步置位和异步清零功能。

本设计中所采用的三输入浮栅MOS管的输入端（V1、V2、V3）权重相同，即C1=C2=C3。根据公式（4）只需$>\frac{V1*C1+V2*C2+V3*C3}{C1+C2+C3}\ge V_T=\frac{V_H}{2};$>即$>\frac{V1+V2+V3}{3}\ge V_T=\frac{V_H}{2}.$>V_H即高电平。

所述m1（V1=D，V2=clk，V3=0）和m2（V1=V2=clk，V3=0），当clk为高电平时，因为V2=V3=0，所以m1和m2都截止，输出和x1处于保持状态；当clk为低电平时，V2=V_H，V3=0，当V1=V_H时，管子导通，当V1=0时，管子截止，这时m1和m2的输出和x1由输入D决定；故主触发器1工作在clk低电平状态。

M5和m6的工作过程同理，主触发器2工作在clk高电平状态。

所述m11（V1=x1，V2=clk，V3=S）和m14（V1=V2=clk，V3=R），当清零端和置位端都不作用时，即S=R=0；当clk为低电平时，因为V2=V3=0，所以m11和m14截止，和x1传输不到输出；当clk为高电平时，V2=V_H，V3=0，当V1=V_H时，管子导通，当V1=0时，管子截止，和x1决定当前触发器的输出Q和故clk上升沿时主触发器1的输出x1和决定所述一种基于神经元MOS管的差分型双边沿触发器的输出。

m12和m13的工作过程同理，clk下降沿时主触发器2的输出x2和决定所述一种基于神经元MOS管的差分型双边沿触发器的输出。

采用TSMC0.35μm双层多晶硅CMOS工艺参数，并取电源VDD的电压VDD=1.5V，在时钟频率为25MHz频率时，图4给出了经HSPICE模拟得到的电压传输曲线。模拟结果显示了其正确的功能特性，表明了一种基于神经元MOS管的差分型双边沿触发器电路的实用性。