基于可逆逻辑的4位阵列乘法器

摘要

本发明公开了一种基于可逆逻辑的4位阵列乘法器，该乘法器由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，所述乘法器输入端口输入两组4位二进制数，经过所述部分积产生模块计算并输出16个部分积P

说明书

技术领域

本发明涉及微电子技术领域，具体地说，是一种数字电路阵列乘 法器设计。

背景技术

随着集成电路设计与工艺的发展，电子工程师将越来越多的高 频率逻辑元器件放入了越来越小的集成电路中。而同时，逻辑元器件 的功耗与发热问题已经引起了越来越多人的注意，因为这些问题不仅 仅会导致资源的浪费，而且过热的温度也会使逻辑元器件发生损坏。 根据兰道尔原则（Landauer's principle）：任何信息逻辑上不可逆操作， 每擦除1位的信息，必然会产生ln(2x*k*T)的热量，k代表玻耳兹 曼常数，T代表温度。而逻辑元器件中所产生的所有不必要的热量会 导致能量的损失，同时过高的温度也会使电子元器件工作变得不稳 定。所以，根据兰道尔原则如果在所需的电路中所有的逻辑元器件都 使用可逆逻辑门，或者说在设计电路时所有的电路模块都是基于可逆 逻辑思想设计的，那么所设计的电路中的能量损耗将降到最低水准， 或者可以完全避免。

目前，乘法器在当今数字信号处理与各类数字电路应用中扮演 着非常重要的角色。因此，随着科学技术的发展，越来越多的科研工 作者正在努力设计出计算效率更高、功耗更低、布局更加合理而且电 路面积更加节省的乘法器，从而使乘法器能够在各种各样的高速低功 耗超大规模集成电路中稳定运行，同时能够紧随世界上数字集成电路 技术的发展步伐。

传统的阵列乘法器有功耗相对大，发热相对高且计算延时较大 的缺点。专利号为201010257572.X公开了一种基于可逆“ZS”系列门 的阵列乘法器的设计与实现方法，该方法将量子计算机中可逆的含义 与真值表输入输出一一对应联系在一起，设计一种真值表输入输出一 一对应的系列可逆逻辑门—“ZS1”、“ZS2”和“ZS3”门以及只含有双量 子比特受控门和单量子比特门的该系列门的量子线路图。但是，该设 计方法并不是使用了量子电路中最简洁与常见的斯诺特门和托福利 门相分层级联的方法，并且该电路也没有使用可逆进位跳跃加法器来 实现可逆加法器的功能以得到更短的电路延时。

发明内容

针对现有技术的不足，本发明的目的是，针对现有技术数字电路 中器件功耗高的缺陷，提供一种基于可逆逻辑门设计的4位阵列乘法 器。

为达到上述目的，本发明表述一种基于可逆逻辑的4位阵列乘法 器，其关键在于：由一个基于可逆逻辑的部分积产生模块与三个基于 可逆逻辑的4位进位跳跃加法器分层级联而成，其量子代价为329； 所述部分积产生模块的输入端用于输入两组4位二进制数a₃a₂a₁a₀和 b₃b₂b₁b₀，该部分积产生模块的输出端依次输出有16个部分积 P₃₃P₂₃P₁₃P₀₃、P₃₂P₂₂P₁₂P₀₂、P₃₁P₂₁P₁₁P₀₁、P₃₀P₂₀P₁₀P₀₀，其中P₀₀作为最 低位计算结果P₀；将P₃₀P₂₀P₁₀补充一个0后与P₃₁P₂₁P₁₁P₀₁分别对应 送入第一进位跳跃加法器的A₃A₂A₁A₀和B₃B₂B₁B₀输入端，该第一进 位跳跃加法器输出有C_o4S₃S₂S₁S₀，第一进位跳跃加法器输出的C_o4作 为计算结果P₁，第一进位跳跃加法器输出的S₃S₂S₁S₀和所述部分积产 生模块输出的P₃₂P₂₂P₁₂P₀₂分别对应送入第二进位跳跃加法器的 A₃A₂A₁A₀和B₃B₂B₁B₀输入端，该第二进位跳跃加法器也输出有 C_o4S₃S₂S₁S₀，第二进位跳跃加法器输出的C_o4作为计算结果P₂，第二 进位跳跃加法器输出的S₃S₂S₁S₀和所述部分积产生模块输出的 P₃₃P₂₃P₁₃P₀₃分别对应送入到第三进位跳跃加法器的A₃A₂A₁A₀和 B₃B₂B₁B₀输入端，该第三进位跳跃加法器也输出有C_o4S₃S₂S₁S₀，第 三进位跳跃加法器输出的C_o4作为计算结果P₃，第三进位跳跃加法器 输出的S₃S₂S₁S₀作为计算结果P₇P₆P₅P₄，依次排列P₇P₆P₅P₄P₃P₂P₁P₀即为a₃a₂a₁a₀和b₃b₂b₁b₀的乘法计算结果。

所述基于可逆逻辑的部分积产生模块由16个托福利门分层级联 而成，其量子代价为80。

其中，所述基于可逆逻辑的4位进位跳跃加法器由一个基于可逆 逻辑的4位行波进位加法器、一个基于可逆逻辑的比较模块和一个基 于可逆逻辑的二选一多路复用器组成，所述4位行波进位加法器由一 个基于可逆逻辑的特殊二进制全加器和三个基于可逆逻辑的普通二 进制全加器组成，所述特殊二进制全加器的A₀、B₀输入端、第一普 通二进制全加器A₁、B₁输入端、第二普通二进制全加器A₂、B₂输入 端和第三普通二进制全加器的A₃、B₃输入端依次对应作为进位跳跃 加法器的A₃A₂A₁A₀和B₃B₂B₁B₀输入端，所述特殊二进制全加器的进 位输出端连接第一普通二进制全加器的进位输入端，第一普通二进制 全加器的进位输出端连接第二普通二进制全加器的进位输入端，第二 普通二进制全加器的进位输出端连接第三普通二进制全加器的进位 输入端，所述特殊二进制全加器的A₀、B₀输出端和三个普通二进制 全加器的A₃-A₁、B₃-B₁输出端还依次对应连接所述比较模块的A₃-A₀、 B₃-B₀输入端，所述比较模块的比较结果作为所述二选一多路复用器 的选择控制信号，所述特殊二进制全加器的进位输入端输入0，该进 位输入端还连接在二选一多路复用器的第一输入端上，第三普通二进 制全加器的进位输出端连接二选一多路复用器的第二输入端，所述二 选一多路复用器根据选择控制信号选择第一输入端或第二输入端的 信号作为输出端的计算结果。

所述特殊的二进制全加器由4个斯诺特门与2个托福利门级联而 成，量子代价为14；所述普通二进制全加器由3个斯诺特门与2个 托福利门级联而成，量子代价为13。

本发明的显著效果是：对传统逐位乘法器进行了优化，能够大幅 度减少电路延时；本发明在设计过程中均遵从可逆逻辑设计原则，能 够在保证器件运算功能的前提条件下，在逻辑计算的过程中没有信息 的擦除，能够将乘法器的能量损耗大幅降低甚至完全杜绝损耗。

附图说明

图1是本发明的系统结构原理图；

图2是图1中可逆部分积产生模块量子电路图；

图3是图1中4位进位跳跃加法器的原理图；

图4是图3中特殊全加器量子电路图；

图5是图3中普通全加器量子电路图；

图6是图3中比较模块量子电路图；

图7是图3中二选一多路复用器量子电路图。

具体实施方式

下面结合附图对本发明的具体实施方式以及工作原理作进一步 详细说明。

如图1所示，一种基于可逆逻辑的4位阵列乘法器，由一个基于 可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加 法器分层级联而成，其量子代价为329；所述部分积产生模块的输入 端用于输入两组4位二进制数a₃a₂a₁a₀和b₃b₂b₁b₀，该部分积产生模块 的输出端依次输出有16个部分积P₃₃P₂₃P₁₃P₀₃、P₃₂P₂₂P₁₂P₀₂、 P₃₁P₂₁P₁₁P₀₁、P₃₀P₂₀P₁₀P₀₀，其中P₀₀作为最低位计算结果P₀；将P₃₀P₂₀P₁₀补充一个0后与P₃₁P₂₁P₁₁P₀₁分别对应送入第一进位跳跃加法器的 A₃A₂A₁A₀和B₃B₂B₁B₀输入端，该第一进位跳跃加法器输出有 C_o4S₃S₂S₁S₀，第一进位跳跃加法器输出的C_o4作为计算结果P₁，第一 进位跳跃加法器输出的S₃S₂S₁S₀和所述部分积产生模块输出的 P₃₂P₂₂P₁₂P₀₂分别对应送入第二进位跳跃加法器的A₃A₂A₁A₀和 B₃B₂B₁B₀输入端，该第二进位跳跃加法器也输出有C_o4S₃S₂S₁S₀，第 二进位跳跃加法器输出的C_o4作为计算结果P₂，第二进位跳跃加法器 输出的S₃S₂S₁S₀和所述部分积产生模块输出的P₃₃P₂₃P₁₃P₀₃分别对应 送入到第三进位跳跃加法器的A₃A₂A₁A₀和B₃B₂B₁B₀输入端，该第三 进位跳跃加法器也输出有C_o4S₃S₂S₁S₀，第三进位跳跃加法器输出的 C_o4作为计算结果P₃，第三进位跳跃加法器输出的S₃S₂S₁S₀作为计算 结果P₇P₆P₅P₄，依次排列P₇P₆P₅P₄P₃P₂P₁P₀即为a₃a₂a₁a₀和b₃b₂b₁b₀的 乘法计算结果。

该4位可逆阵列乘法器中每个进位跳跃加法器的计算是同步的， 在计算过程中不需要进行进位等待，从而减少了整个4位可逆阵列乘 法器的延时。

如图1所示，所述4位可逆阵列乘法器有24个输入端，其中a₃-a₀， b₃-b₀为两组4位二进制数的有效输入端，其余16个输入端为冗余输 入即图1中‘0’输入端；该乘法器也具有62个输出端，其中P₇-P₀为 有效输出端，其余54个输出端为垃圾输出即为图1中‘G’输出端口。 其中a₃-a₀为被乘数输入端口，b₃-b₀为乘数输入端口，P₃₃P₂₃P₁₃P₀₃、 P₃₂P₂₂P₁₂P₀₂、P₃₁P₂₁P₁₁P₀₁、P₃₀P₂₀P₁₀P₀₀依次为部分积产生模块所输出 的16个部分积，其中P₃₀P₂₀P₁₀0、P₃₁-P₀₁输入到第一进位跳跃加法器 中，P₃₂-P₀₂与第一进位跳跃加法器输出的4bit的进位数据输入到第二 进位跳跃加法器中，P₃₃-P₀₃与第二进位跳跃加法器输出的4bit的进位 数据输入到是第三进位跳跃加法器中。

在可逆逻辑电路的具体实施过程中，非门，斯诺特门，托福利门 是三种基础的可逆门。所有的逻辑功能都是由它们的各种级联组合来 完成的。其中，非门的功能为对单输入数据进行逻辑非计算。斯诺特 门的功能为对双输入数据进行逻辑异或计算。托福利门的功能为对三 输入数据进行逻辑异或计算。在本设计中使用的设计图示均使用国际 通用的可逆逻辑符号进行表示。

如图2所示为部分积模块产生16个部分积的原理图，所述基于 可逆逻辑的部分积产生模块由16个托福利门分层级联而成，其量子 代价为80，两组4位二进制待计算数据输入部分积产生模块，经过 16个托福利门的量子操作后得到后续模块需要的16个部分积并输 出。所述部分积产生模块有24个输入端，其中a₃-a₀、b₃-b₀为有效输 入端，其余16个输入端为冗余输入即图2中‘0’输入端；该部分积产 生模块也具有24个输出端，其中P₃₃P₂₃P₁₃P₀₃、P₃₂P₂₂P₁₂P₀₂、 P₃₁P₂₁P₁₁P₀₁、P₃₀P₂₀P₁₀P₀₀为有效输出端，其余8个输出端为垃圾输出 即为图2中‘G’输出端口。

如图3所示，所述基于可逆逻辑的4位进位跳跃加法器由一个基 于可逆逻辑的4位行波进位加法器，一个基于可逆逻辑的比较模块和 一个基于可逆逻辑的二选一多路复用器组成，其量子代价为83。所 述进位跳跃加法器有22个输入端，其中输入端口为A₀-A₃、B₀-B₃， A₀-A₃、B₀-B₃输入从部分积产生模块得到的部分积，冗余输入端口14 个即为图中的‘0’、‘1’，同时‘0’与‘1’也代表应当输入的高低电平；该 进位跳跃加法器也具有23个输出端，其中垃圾输出端口18个即为图 中的输出端口‘g’，输出端口C_o3-C_o0输出进位信息，输出端口C_o4输 出计算结果。

从图3中还可以看出，所述基于可逆逻辑的4位进位跳跃加法器 由一个基于可逆逻辑的4位行波进位加法器、一个基于可逆逻辑的比 较模块和一个基于可逆逻辑的二选一多路复用器组成，所述4位行波 进位加法器由一个基于可逆逻辑的特殊二进制全加器和三个基于可 逆逻辑的普通二进制全加器组成，所述特殊二进制全加器的A₀、B₀输入端、第一普通二进制全加器A₁、B₁输入端、第二普通二进制全 加器A₂、B₂输入端和第三普通二进制全加器的A₃、B₃输入端依次对 应作为进位跳跃加法器的A₃A₂A₁A₀和B₃B₂B₁B₀输入端。

图3中以第一进位跳跃加法器为例：特殊二进制全加器的进位输 出端C_o0连接第一普通二进制全加器的进位输入端C_o0，第一普通二 进制全加器的进位输出端C_o1连接第二普通二进制全加器的进位输入 端C_o1，第二普通二进制全加器的进位输出端C_o2连接第三普通二进 制全加器的进位输入端C_o2，所述特殊二进制全加器的A₀、B₀输出端 和三个普通二进制全加器的A₃-A₁、B₃-B₁输出端还依次对应连接所述 比较模块的A₃-A₀、B₃-B₀输入端，所述比较模块的比较结果作为所述 二选一多路复用器的选择控制信号D，所述特殊二进制全加器的进位 输入端Cin输入0，该进位输入端Cin还连接在二选一多路复用器的 第一输入端上，第三普通二进制全加器的进位输出端C_o3连接二选一 多路复用器的第二输入端，所述二选一多路复用器根据选择控制信号 D选择第一输入端或第二输入端的信号作为输出端C_o4的计算结果。

参见附图4，所述特殊二进制全加器由4个斯诺特门，2个托福 利门级联而成，量子代价为14。所述特殊二进制全加器有6个输入 端，其中A₀、B₀、C_in为有效输入端，不过C_in输入为0，其余输入的 ‘0’为冗余输入，该特殊二进制全加器也具有6个输出端，其中A_n、 B_n、C_in、C_o0、S_n为有效输出，‘g’为垃圾输出，这里的n实际上为0， 对应为特殊二进制全加器。

参见附图5，所述普通二进制全加器由3个斯诺特门、2个托福 利门级联而成，量子代价为13。所述普通二进制全加器有5个输入 端，其中A_n、B_n、C_in为有效输入端，A_n、B_n输入待计算的数据，C_in实际输入为进位数据，‘0’为冗余输入，该普通二进制全加器也具有5 个输出端，其中A_n、B_n、C_on、S_n为有效输出，A_n、B_n相当于将两组 待计算数据输入到比较模块，C_on作为进位输出，S_n则作为下一级进 位跳跃加法器的待处理数据，‘g’为垃圾输出，这里的n为1-3，相当 于第一普通二进制全加器、第二普通二进制全加器和第三普通二进制 全加器。

如图6所示，所述基于可逆逻辑的比较模块由4个斯诺特门、3 个托福利门分层级联而成，其量子代价为19；图中输入端口A₃-A₀、 B₃-B₀为有效输入，‘0’为冗余输入，D为有效输出，该模块将输入的 两组4位二进制数进行比较，若A₃-A₀、B₃-B₀两组数在每一位都完全 不一样，则输出端D输出‘1’至所述二选一多路复用器，若其中在某 一位或者几位有相同的数，则输出端D输出‘0’至所述二选一多路复 用器。

如图7所示，所述基于可逆逻辑的二选一多路复用器由1个斯诺 特门与2个托福利门级联而成。所述复用器有5个输入端，其中C_in、 C_o3、D为有效输入端，‘1’、‘0’为冗余输入也代表应该输入的高低电 平，该复用器也具有5个输出端，其中C_o4为有效输出，‘g’为垃圾输 出。

本发明使用可逆逻辑的设计方法，实现4位阵列乘法器。阵列乘 法器是对传统逐位乘法器的优化，能够大幅度减少电路延时。同时， 本发明对乘法器进行可逆逻辑设计，能够在保证器件运算功能的前提 条件下减少能量损耗。