浮栅晶体管阵列及其制备方法

摘要

本发明涉及一种浮栅晶体管阵列，阵列中每行包括第一选择晶体管、第二选择晶体管以及多个以源、漏极依次衔接的浮栅晶体管，第一选择晶体管的源极连接多个浮栅晶体管中首个浮栅晶体管的漏极、其漏极连接VDD，第二选择晶体管的源极连接地、其漏极连接多个浮栅晶体管中末个浮栅晶体管的源极，其中，多个浮栅晶体管中每两个浮栅晶体管共用一有源区。其提高了阵列密度，有效提高了闪存存储容量。

说明书

技术领域

本发明涉及半导体加工制造技术领域，更具体地说，涉及一种浮栅 晶体管阵列及其制备方法。

背景技术

闪存（Flash Memory）是一种长寿命的非易失性的存储器，通常被 用来保存设置信息，如在电脑的BIOS（基本输入输出程序）、PDA（个 人数字助理）、数码相机中保存资料等。

闪存一般以多个浮栅晶体管（Floating Gate Transistor）构成浮 栅晶体管阵列来存储信息，浮栅晶体管的信息存储原理是通过热电子注 入或者FN隧穿效应使电子作为信息的载体存储在浮栅的多晶硅中。当 电子注入并存储于浮栅中时，代表信息“0”，当电子从浮栅中被擦除 时，代表信息“1”。一种浮栅晶体管的结构如图1所示，其包括P肼 区、以N型掺杂的一源极区、一漏极区、从衬底表面逐层分布的硅氧化 物构成的第一绝缘层、浮栅层、第二绝缘层和控制栅。

NOR和NAND是两种不同的非易失性存储器单元阵列结构。NOR型闪 存的基本存储单元是bit，用户可以随机访问任何一个bit的信息，常 用于存储代码；NAND型闪存的基本存储单元是页（Page），并以块 （sector）为单位进行擦除操作，一般用于存储大量数据。

现在闪存技术遇到的一个挑战是存储容量的限制—以现有技术在 闪存结构上增加存储容量变得越来越困难。如何采用新的技术和结构来 突破存储容量的极限对业界来说是一个极为重要的研究课题。

如图2所示，传统的浮栅晶体管阵列中的一行包括例如8个浮栅晶 体管（为简便起见，仅标示出其中两个浮栅晶体管T1、T2）和2个选择 晶体管GSL、SSL，该8个浮栅晶体管呈直线式分布，每个浮栅晶体管具 有独立的有源区，占用面积较大。如果需要增加闪存存储容量的话，就 需要将这种结构叠加在原先的结构上，致使工艺成本不断增加。为了增 大NAND闪存的存储容量，一种途径是增加堆栈，另一种则是在工艺中 尽可能把闪存单元做小，来增加浮栅晶体管阵列的密度。增加堆栈层数 会使闪存的体积不断膨胀，而将闪存单元的尺寸缩小并不容易。在将闪 存单元关键尺寸越做越小的过程中，会与一般的MOSFET出现同样的短 沟道效应，而在闪存器件中该效应导致的阈值电压漂移会直接导致编程 或擦除的失败，进而导致信息存储的错误。

另一方面，硅纳米线晶体管是一种新型器件结构，它是集成电路发 展路线图22纳米技术节点下最有希望的竞争者之一。目前国内外初步 报道的硅纳米线结构晶体管拥有优异的亚阈值特性、载流子迁移率以及 关态特性，能够很好的抑制短沟道效应。较之传统的体硅平面器件，一 维准弹道输运的纳米线MOSFET表现出很强的缩小尺寸优势，如果其现 有的一些制造技术中的问题得到逐步解决，纳米线晶体管对实现半导体 路线图的既定目标将表现出极大的潜力。

硅纳米线的制备技术按其导电沟道平行或垂直于衬底分为平面和 垂直两种。垂直型的一个主要的优势在于其沟道长度不是靠光刻来定 义，而是使用像外延生长技术或者层沉积技术（layer deposition）这 样的能够在纳米级尺度很好的控制膜厚的技术来定义。

目前，业内需要一种可有效提高闪存存储容量的浮栅晶体管阵列及 其制备方法。

发明内容

本发明的一个目的在于提供一种浮栅晶体管阵列，其可有效提高闪 存存储容量。

为实现上述目的，本发明一技术方案如下：

一种浮栅晶体管阵列，阵列中每行包括第一选择晶体管、第二选择 晶体管以及多个以源、漏极依次衔接的浮栅晶体管，第一选择晶体管的 源极连接多个浮栅晶体管中首个浮栅晶体管的漏极、其漏极连接VDD， 第二选择晶体管的源极连接地、其漏极连接多个浮栅晶体管中末个浮栅 晶体管的源极，其中，多个浮栅晶体管中每两个浮栅晶体管共用一有源 区。

优选地，有源区由硅纳米线制成。

优选地，第一、第二选择晶体管分别位于该多个浮栅晶体管的两侧。

本发明的另一目的在于提供一种浮栅晶体管阵列的制备方法。

为实现上述目的，本发明另一技术方案如下：

一种浮栅晶体管阵列的制备方法，包括如下步骤：a)、提供SOI衬 底；b)、在衬底上形成多条均匀分布的圆柱形硅纳米线；c)、在每条硅 纳米线上间隔一定距离分别形成两个浮栅晶体管，该两个浮栅晶体管分 别以该硅纳米线为有源区；d)、在衬底端部分别形成两选择晶体管；e)、 在衬底上沉积一介质层以对各硅纳米线进行电隔离，介质层高度低于硅 纳米线的高度；f)、通过光刻工艺，在衬底的相应区域上沉积一层金属 覆盖该区域内的硅纳米线，以使各硅纳米线以及选择晶体管互连，形成 浮栅晶体管阵列中的一行；g)、在该行的基础上依次形成其他各行，以 形成浮栅晶体管阵列。

优选地，步骤c)具体包括：c1)、对每条硅纳米线的第一部、第二 部与第三部分别进行N型掺杂，第一部位于硅纳米线的底部，第三部位 于硅纳米线的顶部，第二部位于第一部与第三部之间，并分别与第一部 与第三部间隔一间距；c2)、通过进行沉积工艺与刻蚀工艺，在每条硅 纳米线上的第一部与第二部之间的部分、以及第二部与第三部之间的部 分分别形成两个浮栅晶体管。

本发明还提供一种闪存结构，其基于如上所述的浮栅晶体管阵列制 备形成。

本发明提供的浮栅晶体管阵列及其制备方法，引入了硅纳米线工 艺，将两个浮栅晶体管形成于同一有源区之上，提高了阵列密度，有效 提高了闪存存储容量。其避免了浮栅晶体管的短沟道效应，提升了产品 良率。该制备方法实施简单便利，适合在行业内推广应用。

附图说明

图1示出现有技术中一种浮栅晶体管结构示意图；

图2示出现有技术中浮栅晶体管阵列中一行的结构示意图；

图3示出本发明第一实施例提供的浮栅晶体管阵列中一行的结构示 意图；

图4示出本发明第一实施例提供的形成于硅纳米线上的浮栅晶体管 的浮栅结构示意图；

图5示出本发明第二实施例提供的浮栅晶体管阵列制备方法流程示 意图；

图6A-6E示出本发明第二实施例提供的浮栅晶体管阵列制备方法中 各步骤下的器件结构示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，浮栅晶体管阵列中的每行或每列均可以包含任意多 个浮栅晶体管，本发明的实施例中仅以每行包含8个浮栅晶体管为例进 行说明。

如图3所示，本发明第一实施例提供的浮栅晶体管阵列，可用于制 造闪存存储器，该阵列中的每行均包括第一选择晶体管、第二选择晶体 管以及8个浮栅晶体管，该8个浮栅晶体管以源、漏极依次衔接（例如， 浮栅晶体管T1的源极与浮栅晶体管T2的漏极连接），第一选择晶体管 SSL的源极连接首个浮栅晶体管T1的漏极、其漏极连接VDD，第二选择 晶体管GSL源极连接地、其漏极连接末个浮栅晶体管T8的源极，其中， 该8个浮栅晶体管中每两个浮栅晶体管，例如第一、第二浮栅晶体管T1、 T2，共用一有源区。

具体地，第一、第二浮栅晶体管T1、T2共用的有源区由一条硅纳 米线制成。对于其他共用同一有源区的任一对浮栅晶体管，类似地，它 们的有源区也分别由硅纳米线制成。

对于浮栅晶体管阵列中的一行，因其中每两个浮栅晶体管以同一条 硅纳米线作为有源区，从而呈垂直式分布，整行浮栅晶体管分成上下两 层。在水平面上，图2示出的现有技术中的浮栅晶体管阵列分布有8个 浮栅晶体管，图3示出的本发明第一实施例提供的浮栅晶体管阵列仅分 布4个浮栅晶体管，因而，该实施例提供的浮栅晶体管阵列结构，减小 了占用的面积，在相同体积的阵列中，分布了更多数量的浮栅晶体管， 阵列密度显著提升，因而存储容量同时获得提升。

进一步地，如图4所示，浮栅晶体管以一硅纳米线20作为有源区， 浮栅从里到外分别包括第一氧化层301、浮栅层302、第二氧化层303 和控制栅304，其材料分别为硅氧化物、多晶硅、硅氧化物和多晶硅。

进一步地，第一、第二选择晶体管SSL、GSL分别位于该8个浮栅 晶体管的两侧。

上述第一实施例中提供的浮栅晶体管阵列结构，提高了阵列密度， 有效提高了闪存存储容量。此外，其避免了浮栅晶体管的短沟道效应， 提升了产品良率。

如图5所示，本发明第二实施例提供一种浮栅晶体管阵列的制备方 法，其包括如下步骤：

步骤S10、提供SOI衬底。

该实施例中采用的衬底为SOI(Silicon-On-Insulator)衬底，即顶 层硅和背衬底之间引入一层埋氧化层，可对短沟道效应形成明显的抑制 作用。

步骤S11、在衬底上形成多条均匀分布的圆柱形硅纳米线。

具体地，该步骤中，采用自顶向下的方法形成多条均匀分布在SOI 衬底10上的硅纳米线20。其长度例如为30nm。此时，衬底结构如图6A 所示。

步骤S12、在每条硅纳米线上间隔一定距离分别形成两个浮栅晶体 管。

具体地，该步骤又可进一步细化为如下两个分步骤：

分步骤c1)、对每条硅纳米线的第一部201、第二部202与第三部 203分别进行N型掺杂；

其中，第一部201位于硅纳米线的底部，第三部203位于硅纳米线 的顶部，第二部202位于第一部与第三部之间，并分别与第一部201与 第三部203间隔一间距，该间距用于在后续步骤中形成浮栅晶体管。

进一步地，通过向硅纳米线20的第一部201、第二部202与第三部 203分别注入P离子以实现N型掺杂，其中，P离子注入浓度是1e20/cm^-3， 在离子注入后进行1000℃的退火工艺，以使注入的离子能够均匀分布并 且被激活。

分步骤c2)、通过进行沉积工艺与刻蚀工艺，在每条硅纳米线20 上的第一部201与第二部202之间的部分、以及第二部202与第三部203 之间的部分分别形成两个浮栅晶体管31、32，此时衬底10上的器件结 构如图6C所示。

其中，单个浮栅晶体管的制备工艺与现有技术中相同，通过一系列 的沉积、刻蚀工艺以及平坦化、光刻等工艺形成，在此不再展开。

浮栅晶体管31、32的浮栅结构从里层到外层分别为第一氧化层 301、浮栅层302、第二氧化层303和控制栅304，请结合图4所示。

具体地，第一氧化层301、浮栅层302、第二氧化层303和控制栅 304的材料分别为硅氧化物、多晶硅、硅氧化物和多晶硅，厚度分别为 5nm、50nm、8nm和80nm。

进一步地，第一氧化层301、浮栅层302、第二氧化层303和控制 栅304均以低压化学气相沉积方法沉积形成。

在该步骤S12之后，浮栅晶体管31、32形成于同一硅纳米线20上， 并以该硅纳米线作为有源区，浮栅晶体管31、32呈垂直分布；其他浮 栅晶体管以类似的方式形成。这种结构提升了浮栅晶体管阵列的密度， 从而增加了单位体积内的信息存储容量。

步骤S13、在衬底端部分别形成两选择晶体管。

具体地，该两选择晶体管SSL、GSL均为普通的CMOS晶体管，以现 有技术中提供的CMOS晶体管制备方法即可形成。（为简便起见，附图 6A-6E中未示出选择晶体管SSL、GSL）

步骤S14、在衬底上沉积一介质层以对各硅纳米线进行电隔离。

具体地，如图6D所示，沉积一介质层40以对各硅纳米线20进行 电隔离，介质层40的厚度应覆盖住各浮栅晶体管，但介质层高度应低 于硅纳米线20的高度。

进一步地，采用高密度等离子体化学气相沉积方法沉积该介质层 40，其材料为硅氧化物。

步骤S15、在衬底相应区域上沉积一层金属覆盖该区域内的硅纳米 线，以使各硅纳米线以及选择晶体管互连。

如图6E所示，该步骤S15中，通过光刻工艺，在衬底10上位于第 二条硅纳米线21和第三条硅纳米线22之间的区域沉积一金属层50， 金属层50的厚度覆盖该两条硅纳米线21、22，使各条硅纳米线以及选 择晶体管SSL、GSL互连，从而形成浮栅晶体管阵列中的一行。

步骤S16、在该行的基础上依次形成其他各行，以形成浮栅晶体管 阵列。

该第二实施例提供的浮栅晶体管阵列制备方法，避免了浮栅晶体管 的短沟道效应，提升了产品良率；且该制备方法实施简单便利，适合在 行业内推广应用。

本发明第三实施例提供一种闪存结构，其基于如上第一实施例中提 供的浮栅晶体管阵列制备形成，或者，其以第二实施例中提供的浮栅晶 体管阵列制备方法而形成。

具体地，该闪存为NAND型闪存。

该闪存结构具有更高的阵列密度，从而相同体积下，其相对于现有 技术中的闪存，存储容量获得显著提高。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本 发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的 等同结构变化，同理均应包含在本发明的保护范围内。