基于通用测试平台的雷达信号单元性能测试与故障诊断系统

摘要

基于通用测试平台的雷达信号单元性能测试与故障诊断系统，它涉及雷达电路故障检测与诊断技术领域。它包含通用测试平台、测试程序集、接口连接组件和接口测试适配器和被测信号处理单元，通用测试平台为测试程序集、程控电源、频谱仪、信号发生器、数字示波器、数字三用表、数字I／O、通信接口、多路ADC及多路DAC等通用测试仪器和硬件资源，测试平台通过接口连接组件和接口测试适配器连接，采用通用测试平台+接口测试适配器的系统架构，具有很强的通用性和可扩展性，可以多种装备共用同一个测试平台，接口测试适配器采用FPGA+ARM的硬件架构，具有很强的通用性、扩展性和可重构性。

说明书

技术领域：

本发明涉及雷达电路故障检测与诊断技术领域，具体涉及基于测试平台的雷达信号单元性能测试与故障诊断系统。

背景技术：

相位编码中断连续波雷达通过脉冲压缩技术很好地解决了脉冲雷达作用距离和分辨力之间的矛盾，同时又有效提高了雷达的低截获性能，在现代雷达中得到了广泛的应用。

雷达信号处理单元是相位编码中断连续波雷达的关键电路之一，其主要由高速ADC、FPGA和DSP等器件组成，完成雷达中频回波信号数字化、正交下变频、脉冲压缩、多普勒补偿、杂波对消及目标检测等功能。其性能优劣将直接影响着雷达整机的技术指标。目前，雷达信号处理单元在产品生产、基层级及中继级维修过程中，主要采用人工手段辅以专用测试工装来进行性能测试和检修，测试效率低下，且无法完成故障的智能诊断和定位，适应不了现代装备的生产、基层级和中继级产品维修的需求。

自动测试系统(ATS)是现代测试技术和计算机技术相结合的产物。ATS将测试过程中所需要的激励仪器模块和测量仪器模块集成在一起，在计算机的控制作用下，产生被测对象所需要的激励信号并送往被测对象对应的激励信号节点，然后将被测对象关键测试点的响应信号进行采集、存储和分析，最终实现对被测对象性能的自动测试。构建基于通用测试平台的测试系统，可以充分利用ATS的设备资源，开展不同型号、不同类型装备的性能自动测试和故障诊断，有效提高了测试系统的测试效率，增加了测试设备的利用率，增强了ATS系统的可扩展性，符合国内外自动测试技术的发展趋势。

专利申请号为CN201120476100.3，发明名称为“一种基于BP神经网络的雷达故障诊断系统”的中国专利，主要是在雷达设备工作时进行实时监视雷达性能状态，可以及时提供预警信息，但它并不能够提供单板级测试和故障诊断。国内外有关基于通用ATS平台的雷达信号处理单元测试系统的专利尚未查到。

发明内容：

本发明的目的是提供基于测试平台的雷达信号单元性能测试与故障诊断系统，它具有以下显著优点：(1)采用通用测试平台1测试平台+接口测试适配器的系统架构，具有很强的通用性和可扩展性，可以多种装备共用同一个测试平台；(2)接口测试适配器4采用FPGA+ARM的硬件架构，具有很强的通用性、扩展性和可重构性；(3)通用测试平台1测试平台可以通过RS232串行通信口对接口测试适配器4进行控制，模拟产生相位编码中断连续波雷达的中频回波，并对模拟回波参数进行设置，具体包括中频频率、信噪比、信杂比、目标距离、目标速度和起伏特性、地杂波等，灵活产生理想测试环境、地杂波测试环境和干扰测试环境下测试信号处理单元所需要的各种激励信号矢量；(4)本测试系统能够自动完成相位编码中断连续波雷达信号处理单元的性能测试、故障诊断和故障定位，可应用于产品生产、产品的基层级和中继级检测维修，并可以通过软件升级，增加被测单元的测试种类。

为了解决背景技术所存在的问题，本发明采用以下技术方案：它包含通用测试平台1、测试程序集2、接口连接组件3和接口测试适配器4和被测信号处理单元5，通用测试平台1为测试程序集2、程控电源、频谱仪、信号发生器、数字示波器、数字三用表、数字I／O、通信接口、多路ADC及多路DAC等通用测试仪器和硬件资源，通用测试平台1通过接口连接组件2和接口测试适配器4连接，接口测试适配器4主要产生测试被测信号处理单元5所需的模拟中频回波激励信号，同时将激励响应信号适配进入测试系统，并进行部分响应信号的分析，接口测试适配器4采用FPGA+ARM的硬件架构，FPGA内部配置一定容量的双口RAM作为FPGA的控制寄存器，并将其作为ARM的外部扩展存储器，ARM通过修改这些控制寄存器的值来实现对FPGA的有效控制，ARM首先接收来自通用测试平台1的测试控制指令，然后将指令进行译码后写入FPGA的相应控制寄存器，FPGA根据控制寄存器中的指令来产生相应的激励信号，通过高速DAC输出，同时，FPGA还控制高速ADC完成部分激励响应信号的采样和分析，FPGA的时钟可以配置成板载50MHz晶振，或直接由通用测试平台1中的任意信号发生器提供，在调试状态采用板载晶振，正常工作状态则由通用测试平台1提供90MHz工作时钟，以保证和被测信号处理单元5时钟同源。

所述的FPGA采用Altera公司的EP3S110F1152I3，ARM采用ATMEL公司的AT91SAM9G20B-CU，ADC采用LT公司的LTC2208IUP，DAC采用ADI公司的高速AD9736BBC。

本发明自动测试的处理流程为：①通用测试平台1上电后，运行相位编码中断连续波雷达信号处理单元的测试程序，初始化通用测试平台1的硬件资源，包括程控电源、频谱仪、数字示波器、数字三用表、数字I／O、通信接口、多路ADC及多路DAC，然后配置信号发生器产生两路90MHz的正弦时钟信号，分别提供给接口测试适配器4和被测信号处理单元5，同时配置程控电源给接口测试适配器4加电；

②打开相应的RS232串行通信口，向接口测试适配器4发送开机握手报文，并等待接收接口测试适配器4的开机应答报文，若在固定时间100ms内没有收到开机应答报文，将重复发送，若重复发送3次后仍未收到应答报文，则提示接口测试适配器4故障，结束本次测试；

③等待接收接口测试适配器4的开机自检报文，若接口测试适配器4自检结果正常，配置程控电源，给被测信号处理单元5加电，并进入相位编码中断连续波雷达信号处理单元测试界面，开始自动测试，否则给出接口测试适配器4自检故障结果，结束本次测试；

④发送理想环境中性能指标测试开始指令，并等待接收测试结果；

⑤若性能指标结果异常，则查阅故障字典发送相应的故障检测指令；接口测试适配器4将根据故障检测指令，采用故障树的分析方法产生相应的电路模块测试激励信号矢量，并对相应的激励响应信号进行检测和分析，实现故障检测和故障模块的定位，并向通用测试平台1发送检测结果；通用测试平台1收到检测结果后生成测试报表，并结束本次测试；

⑥发送地杂波环境中性能指标测试开始指令，并等待接收测试结果，若性能指标结果异常，则进入⑤中相同的故障检测程序，实现故障的检测和定位；

⑦发送干扰环境中性能指标测试开始指令，并等待接收测试结果，若性能指标结果异常，则进入⑤中相同的故障检测程序，实现故障的检测和定位；

⑧生成测试报表，结束本次测试。

所述的接口测试适配器4工作时，ARM通过RS232串行通信口接收来自通用测试平台1通用平台的测试指令，并根据指令控制FPGA开展被测信号处理单元5的各项测试工作，同时通过10／100M以太网通信口向被测信号处理单元5发送指令并接收被测信号处理单元5的输出数据，具体工作流程如下：

a、上电后，初始化外部RAM扩展接口、RS232串行通信口、以太网通信口等外设，并进行系统自检；

b、等待接收来自通用测试平台1通用平台的开机报文，在接收到该报文后，立即向通用测试平台1发送开机应答报文；

c、向通用测试平台1发送自检结果报文；

d、等待通用测试平台1平台发送来的测试指令；

e、接收到的测试指令若为性能测试指令，则执行f～h；

f、向被测信号处理单元5发送IP地址解析协议(ARP)广播报文，并等待接收被测信号处理单元5的ARP应答报文，以实现以太网通信端口绑定；若在规定的100ms时间内没有收到被测信号处理单元5的ARP应答报文，则将重复发送ARP广播包；若重复发送3次后仍未收到应答报文，则向通用测试平台1发送被测信号处理单元5以太网通信故障，并进入等待通用测试平台1测试指令状态；

g、通过以太网通信口向被测信号处理单元5发送开机握手报，并等待接收被测信号处理单元5开机应答报文；若在规定的100ms时间内没有收到开机应答报文，则将重复发送开机握手报文；若重复发送3次后仍未收到应答报文，则向通用测试平台1发送被测信号处理单元5以太网通信故障，并进入等待通用测试平台1测试指令状态；

h、根据测试指令依次配置FPGA，进行理想环境、地杂波环境和干扰环境下的虚警概率、发现概率、杂波可见度等性能指标测试，完成指标分析，给出测试结果，并发送给通用测试平台1平台，然后进入等待通用测试平台1测试指令状态；

i、接收到指令若为故障检测指令，则根据故障指令代码，采用故障树的分析方法，充分利用接口测试适配器4的板载资源及通用测试平台1测试平台的通用资源，产生所需要的模块电路测试激励信号，并进行相应激励响应信号的检测和分析，实现故障的检测和定位，并向通用测试平台1平台发送检测结果，最后再次进入指令等待状态。

本发明具有以下有益效果，它具有以下显著优点：(1)采用通用测试平台1测试平台+接口测试适配器的系统架构，具有很强的通用性和可扩展性，可以多种装备共用同一个测试平台；(2)接口测试适配器4采用FPGA+ARM的硬件架构，具有很强的通用性、扩展性和可重构性；(3)通用测试平台1测试平台可以通过RS232串行通信口对接口测试适配器4进行控制，模拟产生相位编码中断连续波雷达的中频回波，并对模拟回波参数进行设置，具体包括中频频率、信噪比、信杂比、目标距离、目标速度和起伏特性、地杂波等，灵活产生理想测试环境、地杂波测试环境和干扰测试环境下被测信号处理单元5所需要的各种激励信号矢量；(4)本测试系统能够自动完成相位编码中断连续波雷达信号处理单元的性能测试、故障诊断和故障定位，可应用于产品生产、产品的基层级和中继级检测维修，并可以通过软件升级，增加被测单元的测试种类。

附图说明：

图1是本发明结构组成框图；

图2是本发明自动测试的处理流程图；

图3是接口测试适配器的测试处理流程图。

具体实施方式：

参照图1-3，本具体实施方式采取以下技术方案：它包含通用测试平台1、测试程序集2、接口连接组件3和接口测试适配器4和被测信号处理单元5，通用测试平台1为测试程序集2、程控电源、频谱仪、信号发生器、数字示波器、数字三用表、数字I／O、通信接口、多路ADC及多路DAC等通用测试仪器和硬件资源，通用测试平台1通过接口连接组件3和接口测试适配器4连接，接口测试适配器4主要产生测试被测信号处理单元5所需的模拟中频回波激励信号，同时将激励响应信号适配进入测试系统，并进行部分响应信号的分析，接口测试适配器4采用FPGA+ARM的硬件架构，FPGA内部配置一定容量的双口RAM作为FPGA的控制寄存器，并将其作为ARM的外部扩展存储器，ARM通过修改这些控制寄存器的值来实现对FPGA的有效控制，ARM首先接收来自通用测试平台1的测试控制指令，然后将指令进行译码后写入FPGA的相应控制寄存器，FPGA根据控制寄存器中的指令来产生相应的激励信号，通过高速DAC输出，同时，FPGA还控制高速ADC完成部分激励响应信号的采样和分析，FPGA的时钟可以配置成板载50MHz晶振，或直接由通用测试平台1中的任意信号发生器提供，在调试状态采用板载晶振，正常工作状态则由通用测试平台1提供90MHz工作时钟，以保证和被测信号处理单元5时钟同源。

所述的FPGA采用Altera公司的EP3S110F1152I3，ARM采用ATMEL公司的AT91SAM9G20B-CU，ADC采用LT公司的LTC2208IUP，DAC采用ADI公司的高速AD9736BBC。

本具体实施方式自动测试的处理流程为：①通用测试平台1上电后，运行相位编码中断连续波雷达信号处理单元的测试程序，初始化通用测试平台1的硬件资源，程控电源、频谱仪、数字示波器、数字三用表、数字I／O、通信接口、多路ADC及多路DAC，然后配置信号发生器产生两路90MHz的正弦时钟信号，分别提供给接口测试适配器4和被测信号处理单元5，同时配置程控电源给接口测试适配器4加电；

②打开相应的RS232串行通信口，向接口测试适配器4发送开机握手报文，并等待接收接口测试适配器4的开机应答报文，若在固定时间100ms内没有收到开机应答报文，将重复发送，若重复发送3次后仍未收到应答报文，则提示接口测试适配器4故障，结束本次测试；

③等待接收接口测试适配器4的开机自检报文，若接口测试适配器4自检结果正常，配置程控电源，给被测信号处理单元5加电，并进入相位编码中断连续波雷达信号处理单元测试界面，开始自动测试，否则给出接口测试适配器4自检故障结果，结束本次测试；

④发送理想环境中性能指标测试开始指令，并等待接收测试结果；

⑤若性能指标结果异常，则查阅故障字典发送相应的故障检测指令；接口测试适配器4将根据故障检测指令，采用故障树的分析方法产生相应的电路模块测试激励信号矢量，并对相应的激励响应信号进行检测和分析，实现故障检测和故障模块的定位，并向通用测试平台1发送检测结果；通用测试平台1收到检测结果后生成测试报表，并结束本次测试；

⑥发送地杂波环境中性能指标测试开始指令，并等待接收测试结果，若性能指标结果异常，则进入⑤中相同的故障检测程序，实现故障的检测和定位；

⑦发送干扰环境中性能指标测试开始指令，并等待接收测试结果，若性能指标结果异常，则进入⑤中相同的故障检测程序，实现故障的检测和定位；

⑧生成测试报表，结束本次测试。

所述的接口测试适配器工作时，ARM通过RS232串行通信口接收来自通用测试平台1通用平台的测试指令，并根据指令控制FPGA开展被测信号处理单元5的各项测试工作，同时通过10／100M以太网通信口向被测信号处理单元5发送指令并接收被测信号处理单元5的输出数据，具体工作流程如下：

a、上电后，初始化外部RAM扩展接口、RS232串行通信口、以太网通信口等外设，并进行系统自检；

b、等待接收来自通用测试平台1通用平台的开机报文，在接收到该报文后，立即向通用测试平台1发送开机应答报文；

c、向通用测试平台1发送自检结果报文；

d、等待通用测试平台1平台发送来的测试指令；

e、接收到的测试指令若为性能测试指令，则执行f～h；

f、向被测信号处理单元5发送IP地址解析协议(ARP)广播报文，并等待接收被测信号处理单元5的ARP应答报文，以实现以太网通信端口绑定；若在规定的100ms时间内没有收到被测信号处理单元5的ARP应答报文，则将重复发送ARP广播包；若重复发送3次后仍未收到应答报文，则向通用测试平台1发送被测信号处理单元5以太网通信故障，并进入等待通用测试平台1测试指令状态；

g、通过以太网通信口向被测信号处理单元5发送开机握手报，并等待接收被测信号处理单元5开机应答报文；若在规定的100ms时间内没有收到开机应答报文，则将重复发送开机握手报文；若重复发送3次后仍未收到应答报文，则向通用测试平台1发送被测信号处理单元5以太网通信故障，并进入等待通用测试平台1测试指令状态；

h、根据测试指令依次配置FPGA，进行理想环境、地杂波环境和干扰环境下的虚警概率、发现概率、杂波可见度等性能指标测试，完成指标分析，给出测试结果，并发送给通用测试平台1平台，然后进入等待通用测试平台1测试指令状态；

i、接收到指令若为故障检测指令，则根据故障指令代码，采用故障树的分析方法，充分利用接口测试适配器4板载资源及通用测试平台1平台的通用资源，产生所需要的模块电路测试激励信号，并进行相应激励响应信号的检测和分析，实现故障的检测和定位，并向通用测试平台1平台发送检测结果，最后再次进入指令等待状态。

本具体实施方式具有以下有益效果，它具有以下显著优点：(1)采用通用测试平台1测试平台+接口测试适配器的系统架构，具有很强的通用性和可扩展性，可以多种装备共用同一个测试平台；(2)接口测试适配器4采用FPGA+ARM的硬件架构，具有很强的通用性、扩展性和可重构性；(3)通用测试平台1测试平台可以通过RS232串行通信口对接口测试适配器4进行控制，模拟产生相位编码中断连续波雷达的中频回波，并对模拟回波参数进行设置，具体包括中频频率、信噪比、信杂比、目标距离、目标速度和起伏特性、地杂波等，灵活产生理想测试环境、地杂波测试环境和干扰测试环境下测试信号处理单元所需要的各种激励信号矢量；(4)本测试系统能够自动完成相位编码中断连续波雷达信号处理单元的性能测试、故障诊断和故障定位，可应用于产品生产、产品的基层级和中继级检测维修，并可以通过软件升级，增加被测单元的测试种类。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其他不同形式的变化和变动。这里无法对所有的实施方式予以穷举。凡是属于本发明的技术方案所引申出的显而易见的变化或变动仍处于本发明的保护范围之列。