法律状态公告日
法律状态信息
法律状态
2019-03-22
专利权的转移 IPC(主分类):H02H9/04 登记生效日:20190305 变更前: 变更后: 申请日:20131014
专利申请权、专利权的转移
2017-03-29
授权
授权
2014-02-19
实质审查的生效 IPC(主分类):H02H9/04 申请日:20131014
实质审查的生效
2014-01-15
公开
公开
技术领域
本发明涉及可用于65nm半导体工艺的电源和地之间ESD保护的Power Clamp,特别涉及一种节省面积的电阻电容触发的Power clamp(电源和地之间的钳位电路)。
背景技术
半导体加工技术能够生产极小型的晶体管。这些微型晶体管具有很薄的氧化绝缘层,其容易被静电损坏。因此,当手持这些半导体装置时需要特别小心。
静电放电(ESD,Electron Static Discharge)是当一个集成电路的管脚浮接时,大量静电荷从外向内灌入集成电路的瞬时过程,整个过程大约耗时100ns到1us。在集成电路的静电放电时会产生数百甚至数千伏特的高压,将集成电路中输入级的栅氧化层击穿。
ESD现象的模型主要有四种:人体放电模型(HBM)、机械放电模型(MM)、器件充电模型(CDM)以及电场感应模型(FIM)。对一般集成电路产品来说,一般要经过人体放电模型,机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压,集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。
一般的RC触发的Power clamp,基于RC时间常数的控制电路被设计用来控制NMOS器件的导通,该NMOS器件的漏极(drain)连接到VDD,其源极(source)连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时,该NMOS器件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗通路,ESD放电电流即由该NMOS器件泄放掉。利用此ESD箝制电路,可以有效地防护VDD对VSS的ESD放电。
一般的RC触发的Power clamp,为了达到有效的泄放ESD电流,RC时间常数需要设计为0.5us-1us,如此大的RC时间常数需要比较大的电容和电阻,于是在集成电路版图设计时,R和C需要比较大版图面积,造成浪费。
发明内容
本发明的目的是提供一种采用双通道技术的用于电源和地之间ESD保护的Power Clamp,此新型Power clamp的RC时间常数可以设置很小,只要检测到ESD脉冲即可泄放ESD电流,可以大大减小Power clamp的版图面积。
本发明采用的技术方案是:采用双通道技术的用于电源和地之间ESD保护的Power Clamp,包括在VDD和VSS之间设有RC触发的检测电路,所述的检测电路包括PMOS1、NMOS1、电阻R2和BigFET,并具有Filter节点、INV1OUT节点、INV2OUT节点和BigFET栅节点;R1和C构成ESD监测电路,放在VDD和VSS之间,反相器Ⅰ放在RC监测电路之后,反相器Ⅰ的输入端和Filter节点相连,输出端和反相器Ⅱ相连,反相器Ⅱ的输出端和PMOS1的栅相连,NMOS1的栅接地,NMOS1的漏和PMOS1的漏相连然后接BIGFET的栅,BIGFET的栅同时通过电阻R2接地。
上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp,所述的PMOS1用于在ESD脉冲到达初期,PMOS1开启,BigFET栅节点为高电压,BigFET开启泄放ESD电流。
上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp,所述的 NMOS1用于在脉冲到达,过了RC时间常数之后,仍然保持BigFET开启泄放ESD电流。
上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp,所述的电阻R2用于在电路正常上电的情况下,使BigFET栅节点电压为低电平,BigFET关闭,不会产生漏电。
上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp,RC检测电路的RC时间常数设置为10-50ns。
上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp,RC检测电路的RC时间常数设置为20ns。
本发明的有益效果是:本发明的Power clamp采用双通道技术,RC 时间常数仅仅需要10-50ns,可以大大减小Power clamp的版图面积。本发明的RC检测电路采用双通道,一个通道用来到导通BigFET,泄放ESD电流,另外一个通道用来维持BigFET导通0.5us-1us,从而可以有效地泄放ESD全部电流。
附图说明
图1是本发明的结构示意图。
图2是spice 仿真HBM 2000V ESD脉冲情况下,本发明的Power clamp的开启情况。
具体实施方式
如图1所示,一种采用双通道技术的用于电源和地之间ESD保护的Power Clamp,包括在VDD(1)和VSS(2)之间设有RC触发的检测电路,所述的检测电路包括PMOS1(3)、NMOS1(4)、电阻R2(5)和BigFET(6),并具有Filter节点( 7)、INV1OUT节点(8)、INV2OUT节点(9)和BigFET栅节点(10);R1和C构成ESD监测电路,放在VDD(1)和VSS(2)之间,反相器Ⅰ(11)放在RC监测电路之后,反相器Ⅰ(11)的输入端和Filter节点(7)相连,输出端和反相器Ⅱ(12)相连,反相器Ⅱ(12)的输出端和PMOS1(3)的栅相连,NMOS1(4)的栅接地,NMOS1(4)的漏和PMOS1(3)的漏相连然后接BIGFET(6)的栅,BIGFET(6)的栅同时通过电阻R2(5)接地。
如图1所示,Filter 节点为RC网络节点,用来检测HBM脉冲,HBM脉冲来了之后,此节点输出一正电压。INV1OUT节点为反相器Ⅰ输出节点,INV2OUT节点为反相器Ⅱ输出节点。
当ESD脉冲施加在VDD和VSS之间,RC 检测电路检测到信号,Filter节点为低电压,INV1OUT节点为高电压,INV2OUT为低电压,PMOS1开启,BigFET栅节点为高电压,BigFET开启导通ESD电流。
当RC时间常数20ns之后,Filter节点为高电压,INV1OUT节点为低电压,INV2OUT为高电压,PMOS1关闭,但是NMOS1也关闭,BigFET栅节点还为高电压,BigFET继续开启泄放ESD电流。
如图1所示的采用双通道技术的用于电源和地之间ESD保护的Power Clamp,所述的PMOS1(3)的作用是在ESD脉冲到达初期,PMOS1(3)开启,BigFET栅节点(10)为高电压,BigFET(6)开启泄放ESD电流。
如图1所示的采用双通道技术的用于电源和地之间ESD保护的Power Clamp,所述的 NMOS1(4)的作用是在ESD脉冲到达,过了RC时间常数20ns之后,仍然保持BigFET(6)开启泄放ESD电流。
如图1所示的采用双通道技术的用于电源和地之间ESD保护的Power Clamp,所述的电阻R2(5)的作用是用来在电路正常上电(Power ON)的情况下,使BigFET栅节点(10)电压为低电压,BigFET(6)关闭,不会产生漏电。
如图1所示,采用双通道技术的用于电源和地之间ESD保护的Power Clamp,此电路的RC时间常数仅仅为20ns左右,可以大大减小版图设计面积。
如图2所示,采用Cadence sprectre仿真所得的HBM2000V脉冲下各个节点的电压和电流情况。在HBM脉冲下,0-0.6us时间间隔内,BigFET栅电压为高电平(大于0.5V),BigFET开启泄放ESD电流。可以看到BigFET电流泄放了全部电流。
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