接口电路、接口系统以及对信号进行接口传输的方法

摘要

一种接口电路、接口系统以及对信号进行接口传输的方法。所述接口电路包括去串行化器和帧检测电路。所述去串行化器包括：串行输入端子，用于接收串行信号，所述串行信号包括帧开始代码；多个第一输出端子，用于输出基于接收的串行信号的多个并行信号，所述多个并行信号中的一个信号是包括帧开始代码的帧信号。所述帧检测电路被构造为检测在所述多个第一输出端子的一个输出端子处的帧信号。

说明书

本申请要求于2012年6月7日提交到韩国知识产权局的第 10-2012-0060777号韩国专利申请以及于2012年12月26日提交到USPTO的 第13/726,870号美国专利申请的的优先权，所述申请的内容通过引用完整地 合并与此。

技术领域

示例实施例总体涉及信号传送，更具体地讲，涉及接口电路、接口系统 以及对在具有并行接口的装置之间传送的信号进行接口传输的方法。

背景技术

根据半导体技术的发展，各种电子装置（诸如，应用处理器装置、存储 器装置、显示装置等）被开发为具有更小的尺寸、更高的性能以及更快的速 度。需要通过数量减少的传输线，以更高的速度执行更高性能的装置之间的 信号传送。

响应于这种需求，可采用串行通信，使得多个并行信号被发送装置串行 化，并且串行化的信号经过传输线传送，然后接收的信号被接收装置去串行 化为多个并行信号。传统的串行通信需要过多的信息（诸如，包括在串行化 的信号中的包头和尾）以及用于传送的串行信号的编码和解码的复杂逻辑， 从而增加通信系统的传送延迟和大小。

发明内容

一些示例实施例针对接口电路、存储器系统以及特定方法。

在一个实施例中，一种接口电路包括去串行化器和帧检测电路。所述去 串行化器包括：串行输入端子，接收串行信号，所述串行信号包括帧开始代 码；多个第一输出端子，输出基于接收的串行信号的多个并行信号。所述多 个并行信号中的一个信号是包括帧开始代码的帧信号。所述路径转换器被构 造为在所述多个并行信号中检测检测帧信号并基于检测结果转换所述多个并 行信号的输出路径。

在另一实施例中，一种对信号进行接口传输的方法包括：在去串行化器 处，接收包括与多个数据比特交织的帧代码的串行信号；从去串行化器输出 多个并行信号，所述多个并行信号中的一个信号是包括帧代码的帧信号，所 述多个并行信号中的剩余信号是并行数据信号，每一个并行数据信号包括来 自所述多个数据比特的一组数据比特；通过检测电路检测帧信号；基于通过 检测电路的检测，重新组织所述多个并行信号。

在另一实施例中，一种对信号进行接口传输的方法包括：接收包括第一 帧信号的第一串行信号，其中，第一帧信号包括帧代码；对接收的第一串行 信号进行去串行化，以输出第一组第一并行信号；从第一组第一并行信号中 检测帧代码；基于检测结果重新组织第一族第一并行信号的输出路径，并通 过重新组织的输出路径输出与第一组第一并行信号对应的第一组第二并行信 号。

在另一实施例中，一种存储器系统包括：串行化器和接口电路。串行化 器包括：多个串行化器输入端子，所述多个串行化器输入端子至少包括第一 专用输入端子，该第一专用输入端子专门用于接收包括帧代码的帧信号；串 行化器输出端子，被构造为输出包括帧代码的串行化的数据。接口电路至少 包括接口输入端子、多个中间输出端子和多个接口输出端子，所述多个中间 输出端子中的每一个具有连接到所述多个接口输出端子中的一个的数据路 径。接口电路被构造为改变连接中间输出端子与接口输出端子的数据路径。 所述多个接口输出端子中的一个被预定为接收通过第一专用输入端子接收的 帧信号。

在另一实施例中，一种接口系统包括：第一装置，具有第一并行接口； 第二装置，具有与第一并行接口对应的第二并行接口；接口系统，被构造为 执行第一装置与第二装置之间的串行通信。接口系统包括传输线、比特流产 生器、串行化器、去串行化器、检测控制电路和匹配块。比特流产生器产生 包括多个比特的帧代码的帧信号。串行化器对帧信号和来自第二装置的发送 并行信号进行串行化以将串行信号输出到传输线。去串行化器对通过传输线 传送的串行信号进行去串行化，以输出多个接收的并行信号。检测控制电路 在所述多个接收的并行信号中检测帧信号，以产生匹配控制信号。匹配块基 于匹配控制信号转换所述多个接收的并行信号的输出路径，以输出提供给第 一装置的多个匹配的并行信号。

附图说明

通过下面结合附图进行的详细的描述，将更清楚地理解示意性、非限制 性示例实施例。

图1是示出根据示例实施例的接口电路的框图。

图2是示出由图1的接口电路接收的串行信号的示例的示图。

图3是示出图1的接口电路中的路径转换器检测的帧信号的示例的示图。

图4是示出输入到图1的接口电路中的匹配块的接收的并行信号的示例 的示图。

图5是示出从图1的接口电路中的匹配块输出的匹配的并行信号的示例 的示图。

图6是示出图1的接口电路中的检测控制电路的示例的框图。

图7是示出图6的检测控制电路中的帧检测电路的示例的框图。

图8是示出图7的帧检测电路中的检测单元的示例的电路图。

图9是示出图6的检测控制电路的示例操作的时序图。

图10是示出根据示例实施例的对信号进行接口传输的方法的流程图。

图11是示出根据示例实施例的接口系统的框图。

图12是用于描述图11的接口系统的示例性串行化处理的的示图。

图13是示出从图11的接口系统中的去串行化器输出的接收的并行信号 的示例的示图。

图14是示出在图13的接收的并行信号的情况下图11的接口系统中的匹 配块的示例性输出路径的示图。

图15是示出通过图14的输出路径输出的示例性匹配的并行信号的示图。

图16是示出图11的接口系统中的匹配块的示例的示图。

图17是示出图11的接口系统中的匹配块的另一示例的示图。

图18是示出提供给图17的匹配块的匹配控制信号的示例的示图。

图19是示出根据示例实施例的对信号进行接口传输的方法的流程图。

图20是示出根据示例实施例的由接口系统使用的帧信号的示图。

图21是示出与图20的帧信号对应的匹配的并行信号的示例的示图。

图22是示出根据示例实施例的光学接口系统的框图。

图23是示出图22的光学接口系统中的示例性时钟数据恢复电路的框图。

图24是示出根据示例实施例的双向接口系统的框图。

图25是示出根据示例实施例的接口系统的框图。

图26是示出根据示例实施例的存储器接口系统的框图。

图27是示出根据示例实施例的存储装置的框图。

图28是示出根据示例实施例的采用接口传输系统和/或方法的计算系统 的框图。

具体实施方式

将参照示出一些示例实施例的附图更加充分地描述各种示例实施例。但 是，本发明构思可以以各种不同形式实现，并且本发明构思不应解释为限于 在此阐述的示例实施例。在附图中，为了清除，可夸大层和区域的大小以及 相对大小。相同标号始终表示相同元件。

应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同 的元件，但是除非另外指出，否则这些元件不应该受这些术语的限制。贯穿 说明书，这些术语用于将一个元件与另一个元件区分开来。因此，在不脱离 本公开的教导的情况下，下面讨论的第一元件可被称作第二元件。如在此使 用的，术语“和/或”包括一个或多个相关所列项的任意和所有组合。

应该理解的是，当元件被称作在另一元件“上”、“连接到”或“结合到” 另一元件时，该元件可以直接在另一元件上、直接连接或结合到另一元件， 或者可以存在中间元件。相反，当元件被称作“直接”在另一元件“上”、“直 接连接到”或“直接结合到”另一元件时，不存在中间元件。应该以相同的 方式解释用于描述元件之间的关系的其它术语（例如，“在…之间”对“直接 在…之间”，“相邻”对“直接相邻”等）。

这里使用的术语仅为了描述特定示例实施例的目的，而不意图限制本发 明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图 包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包 括”时，说明存在阐述的特征、整体、步骤、操作、元件和/或组件，但不排 除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它 们的组。

除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语） 具有与本领域的普通技术人员所通常理解的意思相同的意思。还将理解的是， 除非这里明确定义，否则术语（诸如在通用字典中定义的术语）应该被解释 为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或者过 于正式的含义来解释它们。

图1是示出根据示例实施例的接口电路的框图。

参照图1，接口电路10包括去串行化器（DES）100和路径转换器（PTHC） 200。图1示出被构造为对接收的串行信号进行接口传输的接收接口。

去串行化器100可包括被构造为对经过传输线TLN传送的串行信号SR 进行去串行化以输出多个并行信号RP1至RPk的已知电路。路径转换器200 接收并行信号RP1至RPk，并检测接收的并行信号RP1至RPk中的帧信号 BT。帧信号BT周期性地包括在此称作帧比特的多个比特的帧代码。路径转 换器200被构造为基于检测结果转换或重新组织接收的并行信号RP1至RPk 的输出路径，并输出与接收的并行信号RP1至RPk的重新排列的信号对应的 多个匹配的并行信号MRP1至MRPk。如此，在路径转换器200中的数据路 径或输出路径例如可根据下面讨论的示例性实施例被改变或被重新组织。

去串行化器100可通过结合到传输线TLN的输入端子SI接收串行信号 SR。所述输入端子在此可被称作串行输入端子。然后，去串行化器100可使 用与串行信号SR的比特率对应的频率的时钟，顺序地对串行信号SR中的比 特进行采样。采样的比特作为并行信号RP1至RPk通过输出端子PO1至POk 顺序地输出。从去串行化器100输出并输入到路径转换器200的并行信号还 可被称作接收的并行信号，所述接收的并行信号可被描述为第一并行信号。

在一示例性实施例中，当接收的并行信号RP1至RPk的数量是k时，接 收的并行信号RP1至RPk中的每一个的比特率是串行信号SR的比特率的 1/k。去串行化器100可使用外部时钟信号和/或恢复的时钟信号，执行去串行 化操作或并行化操作。去串行化器100或接口电路10可包括时钟复用器、时 钟分频器和/或时钟数据恢复电路。

如将参照图2至图5所描述的，串行信号SR可包括串行化的连续 （sequential）数据。串行化的数据顺序地包括帧代码FRC的比特，并且接收 的并行信号RP1至RPk中的一个信号可对应于包括帧代码FRC的帧信号BT。 接收的并行信号RP1至RPk中的其它信号可包括形成并行数据信号的数据 （例如，读取/写入数据、地址数据或命令数据）。帧代码FRC可以与多个数 据比特（例如，读取/写入数据比特、地址数据比特或命令数据比特）交织， 以形成串行化的数据。因此，串行化的数据可包括帧代码，特别是与多个数 据比特交织的单个帧代码的多个帧比特。路径转换器200在接收的并行信号 RP1至RPk中检测包括帧代码FRC的帧信号BT，并基于检测的结果转换接 收的并行信号RP1至RPk的输出路径。

输出路径的转换表示例如通过复用操作的路径转换器200的输入端子与 输出端子之间的连接的转换。路径转换器200可通过控制端子之间的连接来 实时执行帧同步，而无需将采样的比特值存储在存储器装置、缓冲器等中， 并且无需分析或解码存储的值。

路径转换器200可包括用于输出匹配的并行信号MRP1至MRPk的多个 匹配输出端子MO1至MOk。例如，在一实施例中，路径转换器200可基于 检测结果将接收的并行信号RP1至RPk的输出路径转换到匹配输出端子MO1 至MOk，使得帧信号BT通过匹配输出端子的第一端子MO1输出，并且接 收的并行信号RP1至RPk中的剩余信号通过匹配输出端子中的剩余端子MO2 至MOk顺序地输出。但是，帧信号BT可在输出端子MO1至MOk中的不同 的一个端子输出。在一实施例中，不考虑在路径转换器200接收的信号的顺 序，路径转换器200被构造为重新组织接收的信号，使得帧信号BT总是通 过输出端子MRP1至MRPk中的预定的输出端子输出。上面讨论的输出端子 PO1至POk在此还可被称作第一输出端子、中间端子或中间输出端子。输出 端子MO1至MOk在此还可被称作第二输出端子或接口输出端子。

如图1所示，路径转换器200可包括检测控制电路（DETC）300和匹配 块（MCH）400。

检测控制电路300检测在接收的并行信号RP1至RPk中的帧信号BT以 产生表示检测结果的匹配控制信号MCON。匹配块400可包括用于接收并行 信号RP1至RPk的多个匹配输入端子MI1至MIk以及用于输出匹配的并行 信号MRP1至MRPk的多个匹配输出端子MO1至MOk。响应于匹配控制信 号MCON，匹配块400可例如通过控制匹配输入端子MI1至MIk与匹配输出 端子MO1至MOk之间的连接来将输入端子匹配到输出端子。将参照图2至 图9以及图12至图18来进一步描述检测控制电路300与匹配块400的构造 和操作。

如此，根据示例实施例的接口电路10可执行匹配的并行信号MRP1至 MRPk的输出顺序的同步。结果，可通过迅速的复用操作而无需存储和解码 接收的信号，而执行帧同步。

图2是示出由图1的接口电路接收的串行信号的示例的示图，并且图3 是示出由图1的接口电路中的路径转换器检测的帧信号的示例的示图。

参照图2和图3，可通过对将通过串行信号SR传送的包括一个帧信号 BT和k-1个数据信号的k个传输并行信号进行串行化，来产生串行信号SR。 帧信号BT可重复地包括用于帧同步的帧代码FRC。帧信号BT可包括形成帧 代码FRC的帧比特F1至Fn，第一数据信号可包括第一数据比特D1，第二 数据信号可包括第二数据比特D2，类似地，第（k-1）数据信号可包括第（k-1） 数据比特Dk-1。

例如，当通过串行化包括一个帧信号的k个传输并行信号产生串行信号 SR并且帧代码FRC包括n个帧比特F1至Fn时，如图2所示，n×k个比特 可被包括在每个帧周期tFR的串行信号SR中。一个帧对应于从第一帧比特 F1至刚好在下一个第一帧比特F1之前的第（k-1）数据比特Dk-1的n×k个 比特。

在图1的接口电路10中的去串行化器100可在每个去串行化周期tP对 串行信号SR的k个比特进行采样和去串行化，以将采样的比特顺序地输出 至输出端子PO1至POk。如此去串行化的接收的并行信号RP1至RPk通过 输出端子PO1至POk顺序地输出，因此如图3所示，接收的并行信号RP1 至RPk中的一个信号对应于周期性地包括帧位F1至Fn的帧信号BT。

由于图1的接口电路10的去串行化器100不知道帧的开始时间点（诸如， 帧代码FRC的第一帧比特F1的时间点），所以通过输出端子PO1至POk中 的一个端子随机地输出帧信号BT。

当串行信号SR是非归零（NRZ：non-return to zero）信号时，传统接口 系统需要包括发送接口电路中的扰码器（scrambler）和接收电路中的解扰器 （descrambler），使得串行信号在预定数量的顺序比特中包括至少一个“1” 比特。但是，根据特定实施例，这种方案不是必需的。例如，上述的帧代码 FRC可以是在发送接口电路与接收接口电路10之间预先确定的诸如 “1101011110”的比特队列。如此，发送接口电路和接收接口电路10二者在 数据被发送到接收接口电路10之前知道帧代码FRC。在这种情况下，串行信 号SR无需包括过多数量的顺序的比特“0”，因此可省略扰码器和解扰器。 因此，可使用被交织在串行信号SR中的帧比特，减小传送延迟和系统大小。 由于如在下面进一步讨论的，帧代码FRC可被用于确定接收的信号或帧的比 特的开始，所以帧代码FRC可被称作帧开始代码。

图4是示出输入到图1的接口电路中的匹配块的接收的并行信号的示例 的示图。

图4示出分别输入到匹配输入端子MI1至MIk的第一至第k接收的并行 信号RP1至RPk。例如，帧信号BT可通过去串行化器100的第三输出端子 PO3被输出为第三接收的并行信号RP3。这表示：去串行化器100与第（k-2） 数据比特Dk-2的输入时序同步地对串行信号SR进行采样并通过第一输出端 子PO1至第k输出端子POk顺序地输出k比特的串行信号SR。换言之，包 括第k-2数据比特Dk-2的第k-2数据信号通过第一输出端子PO1输出为第一 接收的并行信号RP1，包括第（k-1）数据比特Dk-1的第（k-1）数据信号通 过第二输出端子PO2输出为第二接收的并行信号RP2，包括帧比特F1至Fn 的帧信号BT通过第三输出端子PO3输出为第三接收的并行信号RP3，并且 类似地，包括第（k-3）数据比特Dk-3的第（k-3）数据信号通过第k输出端 子POk输出为第k接收的并行信号RPk。

如图1所示，去串行化器100的输出端子PO1至POk可一对一直接结合 到匹配块400的匹配输入端子MI1至MIk。因此，包括第（k-2）数据比特 Dk-2的第（k-2）数据信号输入到第一匹配输入端子MI1，包括第（k-1）数 据比特Dk-1的第（k-1）数据信号输入到第二匹配输入端子MI2，包括帧比 特F1至Fn的帧信号BT输入到第三匹配输入端子MI3，并且类似地，包括 第（k-3）数据比特Dk-3的第（k-3）数据信号输入到第k匹配输入端子MIk。

如此，去串行化顺序（即，接收的并行信号RP1至RPk的输出顺序）可 不同于用于产生串行信号SR的信号的串行化顺序。结果，如图4所示，需 要帧同步的接收的并行信号RP1至RPk可被输入到匹配块400的匹配输入端 子MI1至MIk。

图5是示出从图1的接口电路中的匹配块输出的匹配的并行信号的示例 的示图。

图5示出分别通过匹配输出端子MO1至MOk输出的第一匹配的并行信 号MRP1至第k匹配的并行信号MRPk。参照图5，包括帧比特F1至Fn的 帧信号BT作为第一匹配的并行信号MRP1通过第一匹配输出端子MO1输 出，包括第一数据比特D1的第一数据信号作为第二匹配的并行信号MRP2 通过第二匹配输出端子MO2输出，包括第二数据比特D2的第二数据信号作 为第三匹配的并行信号MRP3通过第三匹配输出端子MO3输出，并且类似 地，包括第（k-1）数据比特Dk-1的第（k-1）数据信号作为第k匹配的并行 信号MRPk通过第k匹配输出端子MOk输出，

结果，帧同步可通过匹配块400执行，使得帧信号BT通过第一匹配输 出端子MO1输出，并且除帧信号BT之外的其它接收的并行信号（即，第一 至第（k-1）数据信号）通过第二匹配输出端子MO2至第k匹配输出端子MOk 顺序地输出。

参照图4至图5，为了执行帧同步，即，匹配输出信号MRP1至MRPk 通过匹配输出端子MO1至MOk的输出顺序的同步，匹配块400控制接收接 收的并行信号RP1至RPk的匹配输入端子MI1至MIk与输出匹配的并行信 号MRP1至MRPk的匹配输出端子MO1至MOk之间的连接。例如，如果去 串行化器100执行去串行化操作使得第三接收的并行信号RP3对应于帧信号 BT，则接收帧信号BT的第三匹配输入端子MI3连接到第一匹配输出端子 MO1，第四匹配输入端子MI4连接到第二匹配输出端子MO2，并且类似地， 第二匹配输入端子MI2连接到第k匹配输出端子MOk。匹配块400的这种复 用操作可基于匹配控制信号MCON执行，这将参照图13至图18进一步描述。 在此针对顺序（例如，第一、第二等）描述的端子在一实施例中在针对匹配 块的特定位置示出（例如，端子MO1被示出为端子MO1至MOk中的末端 端子）。在一实施例中，端子是导电引脚。但是，端子可以是其它类型的导电 连接器。另外，例如输出帧信号BT的端子无需在示出的位置，而可以在输 出引脚中的其它物理位置中。

图6是示出图1的接口电路中的检测控制电路的示例的框图。

参照图6，检测控制电路300可包括帧检测电路(FDET)320和控制电路 （CTRL）360。帧检测电路320可包括被构造为分别将接收的并行信号RP1 至RPk与帧代码FRC进行比较以输出多个检测信号DET1至DETk的多个检 测单元或检测子电路。控制电路可基于检测信号DET1至DETk产生匹配控 制信号MCON。

帧检测电路320可响应于从控制电路360提供的使能信号而被启用。如 将参照图7描述的，使能信号EN可包括多个信号EN1至ENk。帧检测电路 320可检测在多个接收的并行信号RP1至RPk中与帧信号BT对应的一个信 号，并且可激活检测信号DET1至DETk中的对应的一个信号。当第一接收 的并行信号RP1对应于帧信号BT时，第一检测信号DET1可被激活，当第 二接收的并行信号RP2对应于帧信号BT时，第二检测信号DET2可被激活， 并且类似地，当第k接收的并行信号RPk对应于帧信号BT时，第k检测信 号DETk可被激活。由于帧信号BT周期性地包括帧代码FRC，所以检测信 号DET1至DETk中的一个信号可被周期性地激活以包括脉冲。

控制电路360可基于检测信号DET1至DETk产生具有与一个激活的检 测信号对应的值的匹配控制信号MCON，并且可将匹配控制信号MCON提 供给匹配块400。如此，匹配控制信号MCON可具有与接收帧信号BT的匹 配输入端子对应的值，因此匹配块400可基于匹配控制信号MCON控制匹配 输入端子MI1至MIk与匹配输出端子MO1至MOk之间的连接。

控制电路360可产生同步信号SYNC，其中，当控制电路360确定帧同 步被完成时激活同步信号SYNC。例如，当相同的检测信号被顺序地激活多 次（例如，连续多次）时，控制电路360可确定帧同步被完成。激活的同步 信号SYNC可表示匹配的并行信号MRP1至MRPk的输出顺序被同步，因此 接口电路10准备好接收有效信号。在示例实施例中，同步信号SYNC可被提 供给发送端，以通知接收端准备好接收有效数据信号。

图7是示出图6的检测控制电路中的帧检测电路的示例的示图。

参照图7，帧检测电路320可包括：多个检测单元DETU1至DETUk330 或子电路，被构造为分别接收接收的并行信号RP1至RPk并将接收的并行信 号RP1至RPk与帧代码FRC进行比较以产生检测信号DET1至DETk。为了 接收接收的并行信号RP1至RPk，检测单元DETU1至DETUk可分别结合到 去串行化器100的输出端子PO1至POk与匹配输入端子MI1至MIk之间的 节点。

从控制电路360提供的使能信号EN可包括多个信号，例如，第一使能 信号EN1至第k使能信号ENk。响应于第一能信号EN1至第k使能信号ENk， 第一检测单元DETU1至第k检测单元DETUk可分别被选择性地启用。例如， 在完成帧信号BT的检测之前，控制电路360可激活全部的第一能信号EN1 至第k使能信号ENk。在完成帧信号BT的检测之后，控制电路360可以使 除提供给检测到帧信号的检测单元的一个使能信号之外的使能信号失活。如 此，可在完成帧同步之后通过选择性地停用不必要的检测单元来减少功耗。

图8是示出图7的帧检测电路中的检测单元的示例的电路图。检测单元 DETU1至DETUk可具有相同构造，因此图8仅示出一个检测单元DETi。

参照图8，检测单元DETi可包括移位寄存器332、代码存储器334和比 较器336。

移位寄存器332可包括：多个触发器（FF）333，被构造为顺序地对每 个接收的并行信号RPi的比特进行移位和存储。代码存储器334可包括：多 个存储单元335，被构造为分别存储帧代码FRC的帧比特F1至Fn。比较器 336可包括：逻辑门337和338，被构造为将移位寄存器332的输出与代码存 储器334的输出进行比较以产生每个检测信号DETi。

移位寄存器332的触发器333可按照时钟信号CLK的周期执行移位操 作，并且顺序地存储接收的并行信号RPi的比特。在示例实施例中，可通过 使施加到触发器333的时钟信号CLK失活，来停用检测单元DETUi。检测单 元DETUi还可包括：与（AND）逻辑门340，AND逻辑门340对使能信号 ENi和时钟信号CLK执行与AND逻辑运算以输出施加到触发器333的时钟 端子CK的信号。

比较器360可包括多个异或非（exclusive-NOR）逻辑门337和与（AND） 逻辑门338。每一个异或非逻辑门337对每一个触发器333的输出与每一个 存储单元335的输出执行异或非逻辑运算。与逻辑门338对异或非逻辑门337 的输出执行与逻辑运算，以产生检测信号DETi。结果，当存储在触发器333 中的比特等于存储在存储单元335中的帧比特F1至Fn时，检测信号DETi 可被激活为例如高电平。

图8示出的构造是描述检测单元DETUi的操作的非限制性示例。

图9是示出图6的检测控制电路的示例操作的时序图。为了示出和描述 的方便，图9仅示出对应于三个检测单元的三个使能信号ENa、ENb和Enc 以及三个检测信号DETa、DETb和DETc。

参照图9，在完成帧同步之前的时间间隔t1至t2期间，所有的使能信号 ENa、ENb和Enc可被激活。如上所述，当相同的检测信号被顺序地激活多 次时，控制电路360可确定完成了帧同步。例如，如同9所示，当一个检测 信号DETa被连续激活三次时（例如在三次连续的激活之后），控制电路360 可确定完成了帧同步。当在时间t2完成帧同步时，控制电路360可激活同步 信号SYNC并设置匹配控制信号MCON以匹配与激活的检测信号DETa对应 的控制比特。

在完成帧同步的时间t2，控制电路360也可使除提供给检测到帧信号BT 的检测单元的一个使能信号ENa之外的使能信号ENb和ENc失活。如此， 在完成帧同步之后，可通过选择性地停用不必要的检测单元来减少功耗。

如果由于操作错误等，检测信号DETa在时间t3没有被激活，则控制电 路360可在时间t3使同步信号SYNC失活并且激活全部的使能信号ENa、ENb 和ENc，以重新开始帧信号BT的检测。在时间t3之后，另一检测信号DETb 可被激活，并且可根据激活结果执行同步信号SYNC的激活以及不必要的使 能信号的失活。

图10是示出根据示例实施例的对信号进行接口传输的方法的流程图。

参照图1至图10，接口电路10通过传输线TLN接收串行信号SR(块 S110)。接口电路10中的去串行化器110对串行信号SR进行去串行化，以输 出多个第一并行信号RP1至RPk（也被称作接收的并行信号）（块S120）。路 径转换器200中的检测控制电路300在接收的并行信号RP1至RPk中检测帧 信号BT（块S130），其中，帧信号BT周期性地包括多个帧比特F1至Fn的 帧代码FRC。路径转换器200的匹配块400基于与检测结果对应的匹配控制 信号MCON转换接收的并行信号RP1至RPk的输出路径，以输出与接收的 并行信号RP1至RPk的重新排列的信号对应的多个匹配的并行信号MRP1至 MRPk（块S140）。

在实现根据示例实施例的接口电路和接口传输方法中，将被接口连接的 装置的并行接口无需修改而可被使用，并且可通过使用一个帧信号和路径转 换器的迅速的复用操作来实时执行帧同步。因此，无需过多逻辑而可增加系 统的集成程度，并且可通过减小信号传送的延迟来增强系统的性能。

图11是示出根据示例实施例的接口系统的框图。

参照图11，接口系统800包括传输线TLN、第一接口电路10和通过传 输线TLN结合到第一接口电路10的第二接口电路20。图11示出串行化、去 串行化以及同步包括帧信号BT的九个并行信号的非限制性接口系统，并且 可不同地改变并行信号和端子的数量。

图11示出用于从第二装置DEV2至第一装置DEV1的单向串行通信的 示例构造。例如，第二装置DEV2可以是数字信号处理器、存储器控制器或 应用处理器等，第二装置DEV1可以是存储器装置、显示装置等。在一实施 例中，第一装置DEV1和第二装置DEV2具有包括输入输出端子（诸如，Q1 至Q8的）的并行接口。接口系统800被构造为执行具有并行接口的这种装 置DEV1与DEV2之间的串行通信。结合到第一装置DEV1的第一接口电路 10对应于接收接口电路，结合到第二接口装置DEV2的第二接口电路20对 应于发送接口电路。

如上面参照图1所描述的，第一接口电路10包括去串行化器（DES）100 和包括检测控制电路（DETC）300和匹配块（MCH）400的路径转换器。第 一接口电路10还可包括用于存储来自帧信号BT的信息的缓冲器（BUF）500。 传输线TLN可以是例如电线、光线路或其它类型的通信介质。另外，如果所 述传输线是光线路或除电线之外的线路，则电至光转换器或其它类型转换器 可被包括在接口电路10和20中。

去串行化器100对通过传输线TLN传送并在去串行化器输入端子SI处 接收的串行信号SR进行去串行化，以输出多个第一并行信号RP1至RP9（也 被称作接收的并行信号）。检测控制电路300在接收的并行信号RP1至RP9 中检测帧信号BT（其中，帧信号BT周期性地包括多个比特的帧代码），并 且检测控制电路300产生与检测结果对应的匹配控制信号MCON。匹配块400 基于匹配控制信号MCON转换接收的并行信号RP1至RP9的输出路径，以 输出与第一、接收的并行信号RP1至RP9的重新排列的信号对应的多个第二、 匹配的并行信号BT和MRP1至MRP8。如果相比于第一并行信号的排列调 整第二并行信号的排列，则第二并行信号是可被记录的重新组织的并行信号。

去串行化器100可通过结合到传输线TLN的输入端子SI（也被称作去 串行化器输入端子或串行输入端子）接收串行信号SR，并并将第一接收的并 行信号RP1至第九接收的并行信号RP9输出到第一输出端子PO1至第九输 出端子PO9（也被称作第一输出端子或中间输出端子）。在一实施例中，去串 行化器10的第一输出端子PO1至第九输出端子PO9一对一直接结合到匹配 块400的第一匹配输入端子MI1至第九匹配输入端子MI9。因此，第一接收 的并行信号RP1至第九接收的并行信号RP9分别施加到第一匹配输入端子 MI1至第九匹配输入端子MI9。

响应于匹配控制信号MCON，匹配块400控制接收接收的并行信号RP1 至RP9的第一匹配输入端子MI1至第九匹配输入端子MI9与输出匹配的并行 信号BT以及MRP1至MRP8的第一匹配输出端子MO1至第九匹配输出端子 MO9之间的连接。第一匹配输出端子MO1至第九匹配输出端子MO9也被称 作第二输出端子或接口输出端子。例如，匹配块400可转换接收的并行信号 RP1至RP9的输出路径，使得与接收的并行信号RP1至RP9中的一个信号对 应的帧信号BT可通过第一匹配输出端子MO1输出，并且接收的并行信号 RP1至RP9中的剩余信号可顺序地通过第二匹配输出端子MO2至第九匹配 输出端子MO9输出。可无需考虑输入端子MI1至MI9中的哪个端子接收帧 信号BT而应用这种匹配方案。

第二接口单元20可包括比特流产生器（BGEN）550和串行化器150。 比特流产生器550产生周期性地包括帧代码FRC的帧信号BT。例如，比特 流产生器550包括存储形成帧代码FRC的帧比特F1至Fn的寄存器，该寄存 器可通过周期性地和重复地输出存储的比特来产生帧信号BT。此外，如参照 图8所描述的，帧比特F1至Fn可被提供给代码存储器334且可被存储于代 码存储器334。如此，可使用在两个接口电路10和20之间预先确定的帧代 码FRC执行帧同步。帧代码无需遵循特定样式（例如，诸如0和1的交替）， 而是可包括任意预先选择的一系列的连续比特。

串行化器150可对包括帧信号BT的多个发送并行信号BT以及TP1至 TP8进行串行化，以将串行信号SR输出至传输线TLN。也被称作初始并行 信号的发送并行信号BT以及TP1至TP8根据串行化顺序被输入到串行化器 150的多个输入端子（也被称作串行化器输入端子）PI1至PI9，并且串行信 号SR通过串行化器150的输出端子SO输出。

串行化器150可使用可从第二装置DEV2提供的与发送并行信号BT以 及TP1至TP8的比特率对应的频率的时钟信号，对发送并行信号BT以及TP1 至TP8进行采样。串行化器150可使用与串行信号SR的比特率对应的频率 的时钟信号，产生串行信号SR。例如，当如图11所示，发送并行信号BT 以及TP1至TP8的数量为9时，发送并行信号BT以及TP1至TP8的比特率 可以是串行信号SR的比特率的1/9。在一实施例中，串行信号SR包括例如 在两个装置DEV1和DEV2初始地通信的初始化时间段期间发送的命令。例 如，装置DEV1可将用于初始化连接的一组命令初始地发送到装置DEV2。

在一实施例中，第一接口电路的包括检测控制电路300和匹配块400的 路径转换器将匹配的并行信号BT以及MRP1至MRP8的输出顺序同步为与 输入到串行化器150的发送并行信号BT以及TP1至TP8的串行化顺序相同。 结果，从第二装置DEV2的输入输出端子Q1至Q8输出的发送并行信号TP1 至TP8以相同顺序被重新排列，并且可被输出为匹配的并行信号MRP1至 MRP8，以提供给第一装置DEV1的对应的输入输出端子Q1至Q8。

如图11所示，在一实施例中，串行化器包括接收帧代码的专用的输入端 子，并且包括用于接收数据的附加输入端子。接口20可通过串行化器150的 专用的输入端子（例如，PI1）发送包括帧比特以及（下面进一步讨论的）可 选控制比特的帧代码。如此，帧比特和可选控制比特总是通过预定的、专用 的输入端子发送。类似的，接口系统800可被构造为从匹配块400的预定端 子（例如，MO1）输出帧代码。因此，在匹配块400的预定接口输出端子 MO1处接收通过串行化器150的专用的输入端子PI1初始地发送的全部帧比 特，从而在第二装置DEV2可适当地解释数据。

在操作中，匹配块400重新排序第一并行信号RP1至RP9以输出第二并 行信号BT以及MRP1至MRP8。作为示例，匹配块400可接收包括多个第 一并行信号的第一组第一并行信号，并且可从第一组并行信号中检测帧代码。 例如，可在匹配块400的第一端子（该第一端子可以是端子MI1至MI9中的 任意一个）处接收帧信号。为了该示例的目的，假设在端子MI2处接收帧信 号。然后，匹配块400可基于检测结果重新组织对于第一组第一并行信号的 输出路径，并且可通过重新组织的输出路径输出第一组第一并行信号，以输 出包括多个第二并行信号的第一组第二并行信号。可重新组织输出路径，使 得帧代码被输出到匹配块400的预定的输出端子（诸如，MO1）。

之后，包括具有帧信号的多个第一并行信号的第二组第一并行信号可被 匹配块400接收。对于该组第一并行信号，帧信号可在与第一组第一并行信 号不同的端子处接收帧信号。例如，可在匹配块400的端子MI9处接收帧信 号。然后，匹配块可重新组织对于第二组第一并行信号的输出路径。在一实 施例中，匹配块重新组织输出路径，使得帧信号被输出到与对于第一组第一 并行信号相同的预定的输出端子（例如，MO1）。

如此，根据示例实施例的接口系统800可通过使用一个帧信号BT的迅 速的复用操作，来执行对应的输入输出端子Q1至Q8(例如，第一装置DEV1 与第二装置DEV2的对应的并行接口)之间的接口传输操作。因此，无需如现 有技术的过多信号（诸如，包头和尾）和/或无需现有技术的复杂的编码/解码 处理，接口系统800可被实现为小尺寸以减小信号传送的延迟。

图11示出用于从第二装置DEV2至第一装置DEV1的单向信号通信的 构造，但是根据示例实施例的接口系统可具有如将参照图24进一步描述的用 于双向通信的构造。例如，第一接口电路10还可包括被构造为将另一串行信 号发送到第二接口电路20的上述的比特流产生器BGEN和串行化器SER， 第二接口电路20还可包括被构造为从第一接口装置10接收另一串行信号上 述的去串行化器DES和路径转换器DETC和MTHC，使得接口系统800可执 行双向数据传送。

去串行化器100和串行化器150可具有本领域技术人员已知的各种构造， 因此省略去串行化器100和串行化器150的具体构造。

图12是用于描述图11的接口系统的串行化处理的示图。

参照图11和图12，输入到串行化器150的9个发送并行信号可包括从 比特流产生器550产生的一个帧信号BT以及从第二装置DEV2提供的8个 数据信号TD1至TD8。帧信号BT包括形成帧代码FRC的帧比特F1至Fn， 第一数据信号TD1包括第一数据比特D1，第二数据信号TD2包括第二数据 比特D2，并且类似地，第八数据信号TD8包括第八数据比特D8。

帧信号BT以及数据信号TD1至TD8具有相同比特率，并且串行化器 150每个采样周期（也被称作串行化周期tS）对发送并行信号BT以及TD1 至TD8中的每一个的一比特进行采样。串行化器150增加串行信号SR的比 特率，使得串行信号SR每个串行化周期tS可包括9个比特。换言之，如图 12所示，当通过对包括一个帧信号的k个发送并行信号进行串行化来产生串 行信号SR并且帧代码FRC包括n个帧比特F1至Fn时，每个帧周期tFR 串行信号SR可包括n×k个比特中。在一实施例中，串行化周期tS等于参照 图2和图3描述的去串行化周期tP。

第一接口电路10中的去串行化器100在每个去串行化周期tP对串行信 号SR中的九个比特进行采样，并且采样的比特顺序地通过输出端子PO1至 PO9输出。这样去串行化的九个接收的并行信号RP1至RP9通过输出端子 PO1至PO9输出，并且第一接收的并行信号RP1至第九接收的并行信号RP9 中的一个对应于周期性地包括帧代码FRC的帧信号BT。

帧信号BT可通过输出端子PO1至PO9中的一个被随机地输出，这是因 为，接口电路10中的去串行化器100不知道帧的开始时间点，例如，帧代码 FRC的第一帧比特F1的时间点。

图13是示出从图1的接口系统中的去串行化器输出的接收的并行信号的 示例的示图。

图13示出分别输入到第一匹配输入端子MI1至第九匹配输入端子MI9 的第一接收的并行信号RP1至第九接收的并行信号RP9。

例如，帧信号BT可作为第二接收的并行信号RP2通过去串行化器100 的第二输出端子PO2输出。这表示：去串行化器100与第八数据比特D8同 步地对串行信号SR进行采样，并通过第一输出端子PO1至第九输出端子PO9 顺序地输出串行信号SR的九个比特。如此，包括第八数据比特D8的第八数 据信号TD8作为第一接收的并行信号RP1通过第一输出端子PO1输出，包 括帧比特F1至Fn的帧信号作为第二接收的并行信号RP2通过第二输出端子 PO2输出，包括第一数据比特D1的第一数据信号TD1作为第三接收的并行 信号RP3通过第三输出端子PO3输出，并且类似地，包括第七数据比特D7 的第七数据信号TD7作为第九接收的并行信号RP9通过第九输出端子PO9 输出。

如图11所示，去串行化器100的输出端子PO1至PO9可一对一直接结 合到匹配块400的输入匹配端子MI1至MI9。因此，第八数据信号TD8输入 到第一匹配输入端子MI1，帧信号输入到第二匹配输入端子MI2，第一数据 信号TD1输入到第三匹配输入端子MI3，并且类似地，第七数据信号TD7 输入到第九匹配输入端子MI9。

如此，去串行化顺序，即，通过去串行化器100的输出端子PO1至PO9 输出的接收的并行信号RP1至RP9的输出顺序可以与输入到串行化器150的 输入端子SI1至SI9的信号BT以及TP1至TP8的串行化顺序不同。结果， 需要帧同步的图13中示出的接收的并行信号RP1至RP9可被输入到匹配块 400的匹配输入端子MI1至MI9。

图14是示出在图13的接收的并行信号的情况下图11的接口系统中的匹 配块的输出路径的示图，并且图15是示出通过图14的输出路径输出匹配的 并行信号的示图。

在图14中，串行化器100的输出端子PO1至PO9一对一直接结合到匹 配块400的匹配输入端子MI1至MI9，帧信号BT从匹配块400的第一匹配 输出端子MO1输出，第二匹配输出端子MO2至第九匹配输出端子MO9一 对一直接结合到第一装置DEV1的输入输出端子Q1至Q8。图15示出通过 匹配块400的第一匹配输出端子MO1至第九匹配输出端子MO9输出的第一 匹配的并行信号MRP1至第九匹配的并行信号MRP9。如上所述，匹配控制 信号MCON可具有与串行化器100的输出帧信号BT的第二输出端子PO2对 应的值。

参照图14和图15，响应于匹配控制信号MCON，匹配块400将第二匹 配输入端子MI2连接到第一匹配输出端子MO1，将第三匹配输入端子MI3 连接到第二匹配输出端子MO2，类似地，将第九匹配输入端子MI9连接到第 八匹配输出端子MO8，并且将第一匹配输入端子MI1连接到第九匹配输出端 子MO9。因此，帧信号BT以及数据信号TD1至TD8可以以与第二接口电 路20中的串行化器150的串行化顺序同步的输出顺序，通过第一接口电路 10中的匹配块的匹配输出端子MO1至MO9输出。

参照图15，包括帧比特F1至Fn的帧信号BT作为第一匹配的并行信号 MRP1通过第一匹配输出端子MO1输出，包括第一数据比特D1的第一数据 信号TD1作为第二匹配的并行信号MRP2通过第二匹配输出端子MO2输出， 类似地，包括第八数据比特D8的第八数据信号TD8作为第九匹配的并行信 号MRP9通过第九匹配输出端子MO9输出。

结果，从第二装置DEV2的输入端子Q1至Q8提供的第一数据信号TD1 至第八数据信号TD8可以以相同的顺序被输出，以分别提供给第一装置 DEV1的对应的输入输出端子Q1至Q8。

图16是示出图11的接口系统中的匹配块的示例的示图。

参照图16，可通过多个复用器（MUX）411至419实现匹配块400a。复 用器411至419中的每一个复用器可分别接收接收的并行信号RP1至RP9中 的每一个，并且可通过复用输出端子0至8中的一个端子输出匹配的并行信 号MRP1至MRP9中的每一个，其中，所述一个端子对应于匹配控制信号 MCON。

在一些示例实施例中，复用输出端子0至8与匹配输出端子MO1至MO9 之间的连接针对复用器411至419而相互不同，并且复用器411至419共同 接收相同值的匹配控制信号MCON。

例如，如图16所示，针对第一复用器411，第一复用输出端子0可连接 到第一匹配输出端子MO1，第二复用输出端子1可连接到第九匹配输出端子 MO9，第三复用输出端子2可连接到第八匹配输出端子MO8，类似地，第九 复用输出端子8可连接到第二匹配输出端子MO2。针对第二复用器412，第 一复用输出端子0可连接到第二匹配输出端子MO2，第二复用输出端子1可 连接到第一匹配输出端子MO1，第三复用输出端子2可连接到第九匹配输出 端子MO9，类似地，第九复用输出端子8可连接到第三匹配输出端子MO3。

如此，第一复用器411的第一复用输出端子0可连接到第一匹配输出端 子MO1，第二复用器412的第二复用输出端子1可连接到第一匹配输出端子 MO1，第三复用器413的第三复用输出端子2可连接到第一匹配输出端子 MO1，类似地，第九复用器419的第九复用输出端子8可连接到第一匹配输 出端子MO1。

结果，不考虑匹配控制信号MCON的值，可控制匹配输入端子MI1至 MI9与匹配输出端子MO1至MO9之间的连接，从而接收的并行信号RP1至 RP9中的帧信号BT可通过第一匹配输出端子MO1输出，并且接收的并行信 号RP1至RP9中的剩余信号可通过剩余端子（即，第二匹配输出端子MO2 至第九匹配输出端子MO9）顺序输出。在该实施例中，匹配控制信号MCON 可以是例如使每一个复用器选择复用输出端子0至8中的输出接收的并行信 号的一个端子的3比特或4比特信号。

图17是示出图11的接口系统的匹配块的另一示例的示图，图18是示出 提供给图17的匹配块的匹配控制信号的示例的示图。

参照图17，可使用多个复用器411至419来实现匹配块400b。复用器 411至419中的每一个可分别接收接收的并行信号RP1至RP9中的每一个， 并通过复用输出端子0至8中的一个端子输出匹配的并行信号MRP1至MRP9 中的每一个，其中，所述一个端子对应于匹配控制信号MCON。

在一些实施例中，复用输出端子0至8与匹配输出端子MO1至MO9之 间的连接对于复用器411至419彼此相同，并且复用器411至419分别接收 不同值MC1至MC9的匹配控制信号MCON。

例如，如图17所示，对于全部的复用器411至419，第一复用输出端子 0可连接到第一匹配输出端子MO1，第二复用输出端子1可连接到第二匹配 输出端子MO2，第三复用输出端子2可连接到第三匹配输出端子MO3，类 似地，第九复用输出端子8可连接到第九匹配输出端子MO9。与针对全部的 复用器411至419以相同方式将复用输出端子0至8连接到匹配输出端子MO1 至MO9不同，分别提供给复用器411至419的匹配控制比特MC1至MC9 可相互不同，以执行九个输入端子MI1至MI9与九个匹配输出端子MO1至 MO9之间的复用操作。

图18示出在第三接收的并行信号RP3对应于帧信号BT的情况下匹配控 制比特MC1至MC9的示例。在这种情况下，第三匹配控制比特MC3具有0 的值，第四匹配控制比特MC4具有1的值，类似地，匹配控制比特增加1， 第九匹配控制比特MC9具有6的值，第一匹配控制比特MC1具有7的值， 并且第二匹配控制比特MC2具有8的值。第三复用器413选择与第三匹配控 制比特MC3的0对应的第一复用输出端子0，使得与帧信号BT对应的第三 接收的并行信号RP3可作为第一匹配的并行信号MRP1通过第一匹配输出端 子MO1输出；第四复用器414选择与第四匹配控制比特MC4的1对应的第 二复用输出端子1，使得与第一数据信号TD1对应的第四接收的并行信号RP4 可作为第二匹配的并行信号MRP2通过第一匹配输出端子MO2输出；类似 地，第九复用器419选择与第九匹配控制比特MC9的6对应的第七复用输出 端子6，使得与第六数据信号TD6对应的第九接收的并行信号RP9可作为第 七匹配的并行信号MRP7通过第七匹配输出端子MO7输出；第一复用器411 选择与第一匹配控制比特MC1的7对应的第八复用输出端子7，使得与第七 数据信号TD7对应的第一接收的并行信号RP1可作为第八匹配的并行信号 MRP8通过第八匹配输出端子MO8输出；第二复用器412选择与第二匹配控 制比特MC2的8对应的第九复用输出端子8，使得与第八数据信号TD8对应 的第二接收的并行信号RP2可作为第九匹配的并行信号MRP9通过第九匹配 输出端子MO9输出。

结果，可不考虑匹配控制信号MCON的值，控制匹配输入端子MI1至 MI9与匹配输出端子MO1至MO9之间的连接，使得接收的并行信号RP1至 RP9中的帧信号BT可通过第一匹配输出端子MO1输出，并且接收的并行信 号RP1至RP9中的剩余信号可顺序地通过剩余端子（即，第二匹配输出端子 MO2至第九匹配输出端子MO9）输出。

图19是示出根据示例实施例的对信号进行接口传输的方法的流程图。

参照图11至图19，第二接口电路20中的比特流产生器550产生周期性 地包括帧代码FRC的帧信号（块S210）。第二接口电路20中的串行化器150 对包括帧信号BT的多个发送并行信号BT以及TD1至TD8进行串行化，以 将串行信号SR输出至传输线TLN（块S220）。第一接口电路10中的去串行 化器100对通过传输线TLN传送的串行信号SR进行去串行化，以输出多个 接收的并行信号RP1至RP9（块S230）。第一接口电路10中的检测控制电路 200在接收的并行信号RP1至RP9中检测帧信号BT（块S240），并产生与检 测结果对应的匹配控制信号MCON。第一接口电路10中的匹配块400基于 与检测结果对应的匹配控制信号MCON转换接收的并行信号RP1至RP9的 输出路径，以输出与接收的并行信号RP1至RP9的重新排列的信号对应的多 个匹配的并行信号MRP1至MRP9（块S250）。

在采用封包传送的以太网协议中，传输带宽由于包的头和尾的开销而受 到限制，因此无法确足够的服务质量（QoS）。另外，在以太网协议的情况下 需要用于支持层（诸如，MAC、LLC等）的逻辑，因此系统大小和制造成本 会增加。

在8B/10B编码/解码方案中，由于10比特被串行化以传送8比特，所以 传送效率降低。另外，接收的串行信号的采样的比特必需被存储以进行解码， 从而执行帧同步，因此传送延迟增加并且需要用于编码/解码的复杂逻辑。

在实现根据示例实施例的接口电路和接口传输方法中，无需修改就可使 用将被接口连接的装置的并行接口，并且可通过使用一个帧信号和路径转化 器的迅速的复用操作，来实时执行帧同步。因此，无需过多的逻辑，可增加 系统的集成程度，并且可通过减少信号传送的延迟来增强系统的性能。

在一些示例实施例中，如将参照图25和图26所描述，将被传送的信号 可被划分为多个组，并且可针对每组信号执行上述的串行化、去串行化、帧 信号的检测和输出路径转换。

图20是示出根据示例实施例的由接口系统使用的帧信号的示图，图21 是示出与图20的帧信号对应的匹配的并行信号的示例的示图。

已参照图1至图19描述了帧信号BT周期性地单独包括帧代码FRC的 实施例，但是帧信号BT还可包括与帧同步无关的其它代码或比特。例如， 帧信号BT可周期性地包括用于帧同步的多个比特的帧代码FRC以及可被用 于控制接口电路的多个比特的控制代码CNC。

帧代码FRC的帧比特F1至Fn以及控制代码CNC的控制比特C1至Cm 的数量可不同地改变。帧代码FRC可被用于帧同步，即，从匹配块400输出 的匹配的并行信号的输出顺序的同步，控制代码CNC可包括关于接口系统 800的控制的信息。例如，控制代码CNC可包括用于测试和训练接口系统800 的信息和/或用于表示传输线TLN或整个接口系统800的状态的信息。控制 代码CNC可在帧同步完成之后存储在图11中示出的缓冲器500中，并且存 储的值可被用于控制接口系统800。

例如，当通过对包括一个帧信号BT的k个发送并行信号进行串行化来 产生串行信号SR时，如图21所示，帧代码FRC包括n个帧比特F1至Fn， 并且控制代码CNC包括m个控制比特C1至Cm，一个帧可包括（n+m）×k 比特。由于表示帧代码FRC的比特用于帧的开始，所以这些帧代码比特可被 称作表示帧的开始的帧开始代码。

图22是示出根据示例实施例的光学接口系统的框图。

参照图22，接口系统801可包括传输线TLN、第一接口电路11和通过 传输线TLN结合到第一接口电路11的第二接口电路21。图22示出对包括帧 信号BT的5个并行信号BT和TP进行串行化、去串行化以及同步的非限制 性接口系统，并且可不同地改变并行信号的数量。

如参照图11所述，第一接口电路11包括去串行化器DES和包括检测控 制电路和匹配块的路径转换器PTHC。去串行化器DES可对通过传输线TLN 传送的串行信号SR进行去串行化，以输出多个接收的并行信号。路径转换 器PTHC可在接收的并行信号中检测周期性地包括多个比特的帧代码的帧信 号BT，并基于检测结果转换接收的并行信号的输出路径以输出与接收的并行 信号的重新排列的信号对应的多个匹配的并行信号BT和MRP。

如参照图11所述，第二接口电路21包括比特流产生器BGEN拟合串行 化器SER。比特流产生器BGEN可产生周期性地包括帧代码FRC的帧信号 BT。串行化器SER可对包括帧信号BT的多个发送并行信号BT和TP进行 串行化，以将串行信号SR输出到传输线TLN。

在一些示例实施例中，接口系统801可以是光学接口系统。在该情况下， 传输线TLN可以是光学传输线（诸如，光纤、光波导、光学印刷电路板等）。 串行信号SR可以是通过这种光学传输线传送的光学信号。为了对光学信号 进行接口传输，第一接口电路11还可包括光电转换器OEC，第二接口电路 21还可包括电光转换器EOC。

第二接口电路21中的电光转换器EOC可包括诸如激光二极管的元件， 以将电信号转换为将被输出到光学传输线TLN的光学信号SR，并且光电转 换器OEC可包括诸如光电二极管的元件，以将光学信号SR转换为电串行信 号。

如将参照图24所述，接口系统801可基于外部时钟信号进行操作。但是， 在接口以高速度操作时难以基于外部时钟信号同步操作时序。具体地讲，在 光学接口系统801中使用光学信号SR进行信号传送的情况下，因为光学信 号SR的比特率超过几Gbps，所以基于外部时钟信号的同步是非常困难的。

如图22所示，第一接口电路11还可包括时钟数据恢复电路CDR。时钟 数据恢复电路CDR可基于来自光电转换器OEC的电串行信号产生恢复的时 钟信号RCK，并基于恢复的时钟信号RCK对电串行信号进行采样以产生提 供给去串行化器DES的重新调整时间的串行信号。

虽未示出，但是图1、图11、图24、图25、图26和图27的接口电路和 接口系统还可包括如参照图22描述的用于光通信的元件。

图23是示出图22的光学接口系统中的示例性时钟数据恢复电路的框图。

参照图23，时钟数据恢复电路CDR可包括采样电路51和锁相环52。

锁相环52可包括相频检测器PFD、低通滤波器LPF、电荷泵CP和压控 振荡器VCO。相频检测器PFD可检测接收的串行信号GSR的相位和频率， 并输出接收的串行信号GSR与反馈的恢复的时钟信号RCK之间的差的比较 结果。电荷泵CP可基于相频检测器PFD的输出产生控制电压，压控振荡器 VCO可基于被低通滤波器滤波的控制电压产生恢复的时钟信号RCK。

采样电路51可包括触发器FF，该触发器FF响应于施加到时钟端子CK 的恢复的时钟信号RCK对输入到数据端子D的接收的串行信号GSR进行采 样，并通过输出端子Q输出重新调整时间的串行信号RSR。接收的串行信号 GSR中的抖动噪声可通过采样电路51被去除，并且恢复的时钟信号RCK和 去除抖动的重新调整时间的串行信号RSR可被提供给去串行化器DES等。

图24是示出根据示例实施例的双向接口系统的框图。

参照图24，接口系统802可包括第一传输线TLN1、第二传输线TLN2、 第一接口电路12和通过第一传输线TLN1和第二传输线TLN2结合到第一接 口电路12的第二接口电路22。

第一接口电路12可包括：第一比特流产生器BGEN1和第一串行化器 SER1，被构造为对来自第一装置DEV1的信号进行串行化以通过第一传输线 TLN1发送第一串行信号SR1；第一去串行化器DES1和第一路径转换器 PTHC1，被构造为对通过第二传输线TLN2传送的第二串行信号SR2进行去 串行化，并执行将被提供给第一装置DEV1的去串行化的信号的帧同步。

第二接口电路22可包括：第二比特流产生器BGEN2和第二串行化器 SER2，被构造为对来自第二装置DEV2的信号进行串行化以通过第二传输线 TLN2发送第二串行信号SR2；第二去串行化器DES2和第二路径转换器 PTHC2，被构造为对通过第一传输线TLN1传送的第一串行信号SR1进行去 串行化，并执行将被提供给第二装置DEV2的去串行化的信号的帧同步。

在一实施例中，比特流产生器BGEN1和BGEN2、串行化器SER1和 SER2、去串行化器DES1和DES2以及路径转换器PTHC1和PTHC2的构造 和操作与上面描述相同，并且省略重复描述。

第一接口电路12结合到可形成第一装置DEV1的并行接口的输入输出端 子Q11、Q12和Q13，第二接口电路22结合到可形成第二装置DEV2的并行 接口的输入输出端子Q21、Q22和Q23，因此接口系统802对第一装置DEV1 与装置DEV2之间的信号传送进行接口传输。

如上所述，路径转换器PTHC1和PTHC2中的每一个在来自去串行化器 DES1和DES2中的每一个的接收的并行信号中检测周期性地包括多个比特的 帧代码的帧信号BT，并基于检测结果转换接收的并行信号的输出路径，以输 出与接收的并行信号的重新排列的信号对应的多个匹配的并行信号。路径转 换器PTHC1和PTHC2的匹配输出端子分别直接结合到装置DEV1的输入输 出端子Q11、Q12、Q13和装置DEV2的输入输出端子Q21、Q22、Q23。结 果，输出顺序被同步的匹配的并行信号可被实时传送到与发送装置的输入输 出端子对应的接收装置的输入输出端子。

如上所述，根据示例实施例的双向接口系统802可通过使用一个帧信号 的迅速的复用操作，来匹配装置DEV1和DEV2的并行接口之间的一对一连 接。因此，无需过多的逻辑就可增加系统的集成程度，并且可通过减少信号 传送的延迟来增强系统的性能。

在一些示例实施例中，接口系统802可基于从第一装置DEV1提供的时 钟信号GCLK操作。例如，如果第一装置DEV1是存储器控制器并且第二装 置DEV2是存储器装置，则时钟信号GCLK可从存储器控制器DEV2提供给 存储器装置DEV1。此外，时钟信号GCLK可被提供给接口系统802，并且 接口系统802可基于接收的时钟信号GCLK和/或来自接收的时钟信号GCLK 的倍频的时钟信号，设置串行化和去串行化的操作时序。

图25是示出根据示例实施例的接口系统的框图。

参照图25，接口系统803可具有将在第一装置DEV1与第二装置DEV2 之间传送的信号划分为多个组GR1至GR8的构造，并且每个组可分别通过 多条传输线TLN1至TLN8传送。传输线TLN1至TLN8中的每一条可以是 用于双向通信的一条线或线对。为了示出和描述的方便，图25示出64个信 号被划分为8组的非限制性示例，信号的数量可根据装置DEV1和DEV2的 种类和构造而不同地改变，组的数量可根据操作速度、传送的信号的种类以 及目标带宽等而不同地改变。例如，装置DEV1和DEV2的64个输入输出引 脚可通过除以8被划分为8个组GR1至GR8。

为了针对每个组执行上述的串行化、去串行化、帧信号的检测以及输出 路径转换，接口系统803可具有对应数量的接口电路13和14。如图25所示， 每一个接口电路13和23可包括比特流产生器BGEN、串行化器-去串行化器 SERDES以及路径转换器PTHC。比特流产生器BGEN可产生上述帧信号。 虽然图25示出每一个接口电路包括比特流产生器BGEN，但是两个或更多个 接口电路可共享比特流产生器BGEN，并且一些接口电路可省略比特流产生 器BGEN。

串行化器-去串行化器SERDES可包括上述的串行化器和/或去串行化 器。路径转换器PTHC可在来自去串行化器的接收的并行信号中检测周期性 地包括多个比特的帧代码的帧信号，并基于检测结果转换接收的并行信号的 输出路径以输出与接收的并行信号的重新排列的信号对应的多个匹配的并行 信号。

图25示出所有的接口电路13和23具有用于双向通信的构造，但是一些 接口电路可具有用于单向通信的构造。在单向通信的情况下，串行化器-去串 行化器SERDES可选择性地包括串行化器或去串行化器，并且可省略路径转 换器PTHC。

如此，可通过考虑装置DEV1和DEV2的操作速度、接口系统803的特 性等来适当地对传送信号进行分组，获得整个传送信号的高带宽。在特定情 况下，当仅一条传输线被用于传送整个信号时，传送信号的整个带宽不会超 过一条传输线的带宽。例如，当使用40Gbps的一条光学传输线传送DRAM 模块的64比特数据时，即使排除控制/地址引脚，一个数据引脚的带宽也被 限制为40Gbps/64=0.625Gbps。因此，因为这种带宽无法支持与当前使用的 DRAM模块的性能对应的2Gbps，所以系统的性能降低。如图25所示，通 过对传送信号进行分组并通过适当数量的传输线执行串行通信，可实现支持 高带宽的信号传送的接口传输操作。

图26是示出根据示例实施例的存储器接口系统的框图。

参照图26，接口系统804可包括多条传输线TLN1至TLN4、第一接口 电路14和通过多条传输线TLN1至TLN4结合到第一接口电路14的第二接 口电路24。

例如，第一接口电路14可结合到存储器控制器，第二接口电路24可结 合到存储器装置，因此接口系统804可对存储器控制器与存储器装置之间的 信号传送进行接口传输。

如上所述，接口系统804可具有用于将在存储器控制器与存储器装置之 间传送的信号划分为多个组以分别通过传输线TLN1至TLN4传送分组的信 号的构造。例如，地址信号ADD和控制信号CNT（诸如，芯片选择信号CS、 行访问选通信号RAS、列访问选通信号CAS等）可被划分为一个或多个组。 另外，数据信号DQ0至DQ15可被划分为一个或多个数据组DRG1至DRG2。

在一些示例实施例中，地址信号ADD和控制信号CNT可通过单向传输 线TLN1和TLN2传送。为了单向通信，如图26所示，第一接口电路14可 包括比特流产生器BGEN1和串行化器SER，第二接口电路24可包括去串行 化器DES和路径转换器PTHC。

在其它示例实施例中，可通过双向传输线来实现用于传送地址信号ADD 和控制信号CNT的传输线TLN1和TLN2。在这种情况下，存储器装置的附 加信息可通过传输线TLN1和TLN2从存储器装置传送到存储器控制器。

数据组DGR1和DGR2可通过双向传输线TLN3和TLN4在第一接口电 路14与第二接口电路24之间传送。为了双向通信，第一接口电路14和第二 接口电路24二者可分别包括比特流产生器BGEN2和BGEN3、串行化器-去 串行化器SERDES以及路径转换器PTHC。在一些示例实施例中，形成一个 字节的数据信号可被分组到同一数据组，因此可减小同一字节内的数据信号 的偏差。

在对存储器控制器与存储器装置之间进行接口连接的情况下，时钟信号 可从存储器控制器提供给存储器装置。接口系统804中的串行化器-去串行化 器SERDES可使用锁相环基于来自存储器控制器的时钟信号产生具有更高频 率的倍频的时钟信号，以对并行信号进行串行化并对接收的串行信号进行采 样。可选择地，接口系统804可包括如参照图22所描述的用于产生恢复的时 钟信号时钟数据恢复电路。

图27是示出根据示例实施例的存储装置的框图。

参照图27，存储装置900可包括接口电路30和存储器MEM。接口电路 30对在存储器MEM与外部装置之间的信号传送进行接口传输。接口电路可 包括输入输出电路I/O、串行化器-去串行化器SERDES、比特流产生器BGEN 以及路径转换器PTHC。

输入输出电路I/O可包括连接模块、光电转换器、电光转换器等。比特 流产生器BGEN可产生上述帧信号。串行化器-去串行化器SERDES可包括 上述串行化器和去串行化器。如上所述，路径转换器PTHC可在来自去串行 化器的接收的并行信号中检测周期性地包括多个比特的帧代码的帧信号，并 基于检测结果转换接收的并行信号的输出路径，以输出与接收的并行信号的 重新排列的信号对应的多个匹配的并行信号。

例如，存储器MEM可包括动态随机存取存储器(DRAM)、移动DRAM、 静态随机存取存储器（SRAM）、相变随机存取存储器（PRAM）、铁电随机存 取存储器（FRAM）、阻变随机存取存储器（RRAM）、磁随机存取存储器 （MRAM）和/或闪速存储器。存储装置900可以是固态驱动器（SSD）装置、 硬盘驱动器（HDD）装置、CD-ROM装置等。

图28是示出根据示例实施例的采用接口传输系统和/或方法的计算系统 的框图。

参照图28，可通过使用或支持移动行业处理器接口（MIPI）接口的数据 处理装置来实现计算系统1000。计算系统1000可包括应用处理器1110、图 像传感器1140、显示装置1140等。应用处理器1110的相机串行接口（CSI） 主机1112可经过CSI与图像传感器1140的CSI装置1141执行串行通信。在 一些实施例中，CSI主机1112可包括去串行化器（DES），CSI装置1141可 包括串行化器（SER）。应用处理器1110的显示串行接口（DSI）主机1111 可经过DSI与显示装置1150的DSI装置1151执行串行通信。

在一些实施例中，DSI主机1111可包括串行化器（SER），DSI装置1151 可包括去串行化器(DES)。计算系统1000还可包括与应用处理器1110执行通 信的射频（FR）芯片1160。计算系统1000的物理层(PHY)1113和RF芯片 1160的物理层（PHY）1161可执行基于MIPI DigRF的数据通信。应用处理 器1110还可包括控制与PHY1161的数据通信的DigRF主机（MASTER）1114。

用于串行通信的装置还可包括除用于执行根据示例实施例的接口传输方 法的串行化器SER和去串行化器DES之外的元件。例如，发送端还可包括 用于产生帧信号的比特流产生器，接收端还可包括用于通过迅速的复用操作 来执行帧同步的路径转换器。

可以以各种形式（层叠封装（PoP）、球栅阵列（BGA）、芯片级封装件 （CSP）、塑料有引线芯片载体（PLCC）、塑料双列直插式封装件（PDIP）、 裸片格栅封装（Die in Waffle Pack）、裸片级晶片形式（Die in Wafer Form）、 板上芯片（COB）、陶瓷双列直插式封装件（CERDIP）、塑料方形扁平封装（公 制）（MQFP）、薄型方形扁平封装（TQFP）、小外形集成电路（SOIC）、窄间 距小外形封装件（SSOP）、薄型小外形封装件（TSOP）、系统级封装件（SIP）、 多芯片封装件（MCP）、晶片级制造封装件（WFP）或晶片级加工的堆叠封装 件（WSP））对计算系统1000的至少一些元件进行封装。

计算系统1000还可包括全球定位系统（GPS）1120、存储器1170、MIC 1180、DRAM装置1185和扬声器1190。另外，计算系统1000可使用超宽带 （UWB）1120、无线局域网络（WLAN）1220、全球微波接入互操作（WIMAX） 1130等执行通信。但是，电装置1000的结构和接口不限于此。

在此描述的特征和/或实施例可被应用于采用根据示例实施例的用于执 行串行通信的接口电路任意装置或系统。例如，一个或多个实施例可被应用 于计算系统，诸如，面部识别安全系统、台式计算机、膝上型计算机、数码 相机、三维相机、视频摄像机、蜂窝电话、智能电话、个人数字助理（PDA）、 扫描仪、视频电话、数字电视、导航系统、观测系统、自动聚焦系统、跟踪 系统、动作捕获系统、图像稳定系统等。

以上说明了示例性实施例，但不应被解释为限制。虽然已描述了一些示 例性实施例，但是本领域的技术人员将容易理解，在本质上不脱离本公开的 新的教导和优点的前提下，可对示例性实施例进行多种修改。因此，所有这 种修改意图被包括在由权利要求限定的本发明构思的范围内。因此，应该理 解，以上说明了各种示例性实施例，但不应被解释为限于公开的特定示例性 实施例，并且对于公开的示例性实施例的修改以及其它示例性实施例意图包 括在权利要求的范围内。