一种时钟多选一电路及多选一方法

摘要

本发明公开了属于航天电子系统中的时钟选择技术领域的一种时钟多选一电路及多选一方法。该时钟多选一电路由时钟计数器模块、时钟选择信号发生器模块和时钟选择器模块串联组成；利用现场可编程逻辑门阵列实现自主可靠地对同频多时钟源进行筛选。时钟计数器模块对每路输入时钟信号进行循环计数，由时钟选择信号发生器模块检测时钟信号有效性并输出时钟选择信号，时钟选择器模块对输入时钟信号进行选择并输出其中一路时钟信号。本发明对电路中的寄存器使用三模冗余技术，增强了发生单粒子翻转效应时电路的可靠性，解决了目前技术中进行同频时钟的多对一检测时存在错检的问题，降低了系统成本、复杂度和耦合度，提高了系统效能和可靠性。

说明书

技术领域

本发明属于航天电子系统中的时钟选择技术领域，特别涉及利用现场可编程 逻辑门阵列（FPGA）实现的一种时钟多选一电路及多选一方法。

背景技术

由于航天技术的高可靠性要求，为保障航天电子系统的性能，通常会采取1+1 备份的方案，对某些重要的单元，如FPGA的时钟，其运行状态关系到系统能否 正常工作，还会采用多备份的方案。对于从FPGA的多时钟源中选择一个作为有 效时钟的技术而言，要求FPGA能够不依靠其他系统单元的辅助而自动进行，以 达到降低系统的复杂度和耦合度，增强可靠性的目的。

由于航天电子系统工作在太空环境，面临高能粒子的影响，当其冲击到系统 内部存储器时，可能会发生单粒子翻转（SEU），即系统内部存储器某些数据位从 0变为1或从1变为0。当SEU发生在某些关键数据位时，便会影响航天器的工 作状态，如改变磁力矩器的控制量，进而影响到航天器的控制力矩，最终导致航 天器姿态偏差。所以，对某些关键存储器还需采取抗SEU的防护措施。

同频时钟选择技术的主要功能是在互为备份的时钟中选择有效时钟作为系 统时钟，从而避免某一时钟失效时带来的影响，增强系统的可靠性。目前常用的 时钟选择技术主要有两种方案：

第一种方案是利用系统其它单元的辅助对时钟进行选择。

此方案根据实现方法的不同，可大致分为主要依靠硬件辅助和主要依靠软件 辅助两种途径。

主要依靠硬件辅助的实现方法是在待选时钟之外，添加一个高可靠性时钟用 以检测各路时钟信号是否有效，之后选择有效时钟作为系统时钟。

此方法的弊端在于要求添加的检测时钟有足够高的可靠性，提高了成本，同 时其本身也存在备份和选择的问题，增加了系统复杂度。

主要依靠软件辅助的实现方法通过操作系统和FPGA的相互配合来完成，在 FPGA内部开设由被检时钟信号（即被检测时钟信号）周期性置位，操作系统周期 性复位的标志寄存器，操作系统复位的周期大于被检时钟信号置位的周期，此时 若被检时钟信号有效，则在操作系统下一次复位之前被检时钟信号已对标志寄存 器进行置位，这样只需操作系统在每次复位前读取标志寄存器状态便可检测出该 路时钟信号是否有效，之后选择有效时钟作为系统时钟。

此方法的弊端在于增加了中央处理器（CPU）的工作量和系统耦合度，加大 了系统负担，降低了工作效能。

第二种方案是根据上述主要依靠软件辅助方法的原理，将两路时钟信号进行 分频互检，从而检测出两路时钟信号的工作状态，之后选择有效时钟作为系统时 钟。

该方法概述如下：第一路时钟信号每个时钟周期内对第一标志寄存器进行一 次置位，第二路时钟信号每个时钟周期内对第二标志寄存器进行一次置位，将两 路时钟信号分别进行分频后对应得到第一复位信号和第二复位信号，第一复位信 号每个复位周期内对第二标志寄存器进行一次复位，第二复位信号每个复位周期 内对第一标志寄存器进行一次复位，复位周期大于时钟信号的置位周期，此时， 若在第二复位信号每次复位前检出第一标志寄存器已被置位，则表明第一时钟信 号有效，否则表明第一时钟信号无效，第二时钟信号有效性的检测同理，最后根 据检测结果选择有效时钟作为系统时钟。

此方法虽然摆脱了对其他系统单元的依赖，但在待选时钟数目超过2时会出 现检测错误，如待选时钟数为3，用其中两路时钟信号对另一路时钟信号进行检 测，两路时钟信号产生的复位信号作用于不同时刻，若两个复位信号时间间隔小 于被检时钟周期，就可能在前一复位信号复位完成后，被检时钟信号还未对标志 寄存器进行置位，后一复位信号复位前发现被检标志寄存器未被置位，从而错误 地判断被检时钟信号无效。

综上所述，第一种方案不能自主进行时钟选择，需要额外的系统单元进行辅 助，增加了系统成本、复杂度和耦合度，未能有效提高系统可靠性，第二种方案 在进行同频时钟多对一检测时存在错检，同时，上述两种方案没有突出抗SEU的 设计。

发明内容

本发明的目的是针对现有技术中存在的不足，提供了一种时钟多选一电路及 多选一方法，通过该电路可以自主可靠地对同频多时钟源进行筛选，具有可靠性 高、独立性强、具备单粒子翻转效应容错能力的优点；其特征在于：所述时钟多 选一电路由时钟计数器模块、时钟选择信号发生器模块和时钟选择器模块串联组 成；其中，时钟计数器模块，用于对每路输入时钟信号进行循环计数；时钟选择 信号发生器模块，用于检测时钟信号有效性并输出时钟选择信号；时钟选择器模 块用于对输入时钟信号进行选择，该时钟选择器模块包含一个多路选择器，其输 入为所有待选时钟信号，由时钟选择信号控制选择某一路作为输出时钟信号；该 时钟多选一电路设置m路输入时钟信号，且m≥2，第1路时钟信号至第m路时钟 信号分别记为clk1至clkm；该时钟多选一电路利用FPGA实现自主从同频的两路 或两路以上输入时钟信号中选择一路有效时钟信号作为输出时钟信号，电路中所 用寄存器使用三模冗余技术进行抗SEU防护；所述三模冗余技术为常用的容错技 术，即三个模块进行同样的操作，输出采用三取二，只要同样的错误不同时发生 在其中两个模块，就能屏蔽掉故障模块的影响。

所述时钟计数器模块包含m个循环计数器，称为时钟计数器，用于对每路输 入时钟信号进行从0到n的循环计数，且n为大于2的任意整数，；其中循环计 数器为上升沿触发模式，即输入时钟信号的上升沿触发一次计数，计数器加1。

所述时钟选择信号发生器模块包含一个主状态机和m-1个分状态机，主状态 机用于控制检测状态的转换，分状态机用于执行对某一路时钟信号有效性的检 测；在运行过程中，所述主状态机和分状态机的所处状态相互匹配。

所述主状态机由clk1检测、clk2检测至clk（m-1）检测、clkm选择等m 个状态组成，每个状态下输出一个时钟选择信号，该信号与被检时钟信号匹配， 用于控制时钟选择器模块选择被检时钟信号作为输出时钟信号；当某一路时钟信 号检测到被检时钟信号处于无效状态时发生状态转移，即状态机状态转换条件为 m-1个分状态机中任意一个进入到下一状态中，其状态转换顺序依次为clk1检 测、clk2检测至clk（m-1）检测、clkm选择；其中clkm选择状态为终止状态， 状态转换方向不可逆、非循环。

所述m-1个分状态机分别由时钟信号clk2至clkm驱动，当某一路时钟信号 无效时，对应的分状态机停留在该时钟信号失效时状态；对应于某一路时钟信号 clkx的分状态机有x个状态，2≤x≤m；当检测到被检时钟无效或主状态机进入 下一状态时发生状态转移，按转换顺序依次为clk1检测、clk2检测至clk（x-1） 检测、clkx选择，其中clkx选择状态为终止状态，状态转换方向不可逆、非循 环。

所述主状态机处于某一路时钟信号clkx检测状态时，使用时钟信号clk （x+1）至clkm驱动对应的分状态机对clkx状态进行检测。

所述分状态机包含第一比较寄存器、第二比较寄存器和被检时钟无效计数 器。

所述第一比较寄存器和第二比较寄存器用于寄存间隔两个时钟周期的被检 时钟信号对应的时钟计数寄存器的取值；其中，第一比较寄存器在每个状态下， 当驱动分状态机的时钟信号对应的驱动时钟计数寄存器的取值为0时，存储被检 时钟计数寄存器的取值；第二比较寄存器在每个状态下，当驱动时钟计数寄存器 取值为2时，存储被检时钟计数寄存器的取值。

所述被检时钟无效计数器用于记录被检时钟信号在受检过程中连续出现无 效的次数，并设有计数上限值，当连续被检无效次数达到计数上限值时，认定被 检时钟信号处于无效状态。

所述被检时钟无效计数器初始值为0，状态转移时清零，当驱动时钟计数寄 存器值为3、其自身取值小于计数上限值且所在分状态机状态未被主状态机驱动 转移时，若第一比较寄存器取值与第二比较寄存器相同，则认定被检时钟信号出 现一次受检无效，被检时钟无效计数器加1，若不同，则被检时钟无效计数器取 0。

所述分状态机检测到被检时钟信号无效或主状态机进入下一状态时发生状 态转移，即状态转移条件为主状态机进入下一状态或被检时钟无效计数器计数值 累加至计数上限值。

所述时钟多选一电路中时钟计数寄存器、主状态机状态寄存器、分状态机状 态寄存器、时钟选择器、第一比较寄存器、第二比较寄存器和被检时钟无效计数 器均采用三模冗余技术。

一种时钟多选一电路中时钟多选一的方法，该方法包含以下步骤：

1）设输入时钟信号数为m，其优先选择顺序依次为clk1、clk2至clkm，检 测逻辑设计为用优先级低的时钟对优先级高的时钟进行检测，即对某一路时钟信 号clkx进行检测时，使用clk（x+1）至clkm对clkx状态进行检测；将待选m 路时钟信号分别触发一个n+1进制计数器，间隔大于1小于3个时钟周期的时间 各取一次计数器取值，比较两次取值的异同，若相同，则表示在一次检测中被检 时钟信号无效，若不同，则表示在一次检测中被检时钟信号有效；

2）由一个主状态机控制检测状态从clk1检测、clk2检测至clk（m-1）检 测、clkm选择，每个状态下输出一个时钟选择信号控制时钟选择器模块选择被检 时钟信号作为输出时钟信号，由clk2至clkm分别驱动一个分状态机在不同状态 下对相应的被检时钟信号进行检测，对应于某一时钟信号clkx的分状态机由 clk1检测、clk2检测直到clk（x-1）检测、clkx选择等x个状态构成；

3）主状态机的状态转移由某一分状态机的状态转移带动，主状态机的状态 转移驱动其余分状态机的状态转移，主状态机和分状态机运行过程中所处状态相 互匹配，状态转换方向不可逆、非循环；

4）主状态机和clk2至clkm对应的m-1路分状态机进入clk1检测状态，所 有用于检测的分状态机中被检时钟无效计数器计数值取0，电路选择clk1为输出 时钟信号，分状态机在对应时钟信号的驱动下间隔大于1小于n时钟周期各取一 次clk1计数器取值并进行比较，若相同，则分状态机的被检时钟无效计数器加1， 若不同，则被检时钟无效计数器清零；

5）若m-1路分状态机中被检时钟无效计数器计数值均未达到计数上限值， 则电路保持在clk1检测状态下，而当某一路分状态机中该计数值达到计数上限 值时，则该路分状态机转换到clk2检测状态，同时主状态机跟随进入clk2检测 状态，并驱动其余m-2路分状态机进入clk2检测状态；

6）进入clk2检测状态后，所有用于检测的分状态机中被检时钟无效计数器 计数值取0，电路选择clk2为输出时钟信号，除clk2驱动的分状态机进入终止 状态不进行检测外，其余m-2路分状态机在对应时钟信号的驱动下对clk2进行 检测，重复步骤2）、3）中相应的检测部分；

7）当电路进入对某一路时钟信号clkx的检测状态时，电路选择clkx为输 出时钟信号，clk（x+1）至clkm对clkx的检测起作用，如此顺序执行，直至电 路处于clkm选择状态，即选择clkm作为输出时钟信号的终止状态。

本发明的有益效果是以时钟信号周期性改变计数器状态的特性作为检测依 据，以多路选择器作为时钟信号选择的执行器件，依托状态机实现时钟信号多对 一的检测并输出时钟选择信号。能够自动可靠地进行同频时钟的多对一检测和时 钟筛选，并通过对电路中的寄存器使用三模冗余技术，增强了发生单粒子翻转效 应时电路的可靠性，解决了目前技术中需要额外的系统单元进行辅助或进行同频 时钟多对一检测时存在错检的问题，降低了系统成本、复杂度和耦合度，提高了 系统效能和可靠性。

附图说明

图1为时钟多选一电路的结构框图。

图2为时钟多选一方法流程图。

图3为时钟计数器模块的电路原理框图。

图4为时钟选择器模块的电路原理框图。

图5为时钟选择信号发生器模块的主状态机的状态转移图。

图6为时钟选择信号发生器模块的分状态机的状态转移图。

图7为时钟选择信号发生器模块的clk3分状态机中clk1检测状态的检测流 程图。

具体实施方式

本发明提供了一种时钟多选一电路及多选一方法。以下结合附图对本发明作 进一步详细说明。

图1所示为时钟多选一电路的结构框图，该电路由时钟计数器模块100、时 钟选择信号发生器模块300和时钟选择器模块200串联组成；

设输入时钟信号数为m且m≥2，第一路时钟信号至第m路时钟信号分别记为 clk1至clkm，为便于说明，各时钟信号对应的时钟计数器取为四进制循环计数 器，各分状态机中被检时钟无效计数器计数上限值设为7；

所述时钟计数器模块包含m个四进制计数器模块，用于对每路输入时钟信号 进行从0到3的循环计数，对应某一路时钟信号clkx的计数器模块命名为clkx 计数器，如clk1计数器110、clk2计数器120、clk3计数器130、clkm计数器 140，每个计数器使用6位计数寄存器形成三模冗余；该四进制计数器为上升沿 触发模式，即输入时钟信号的上升沿触发一次计数，计数器加1。

以m等于3为例，所述时钟计数器模块电路原理框图如图3所示：

三路时钟信号clk1、clk2、clk3作为待选时钟信号输入所述时钟计数器模 块，各自触发clk1四进制计数器111、clk2四进制计数器121、clk3四进制计 数器131进行四进制计数，对应时钟信号clk1的时钟计数寄存器为clk1_cnt1、 clk1_cnt2、clk1_cnt3，均为两位寄存器；clk1有效时，其上升沿触发clk1_cnt1、 clk1_cnt2、clk1_cnt3加1，由三个计数寄存器经过三取二判决模块112判决后 的输出clk1_cnt即可得到计数器的取值；当clk1_cnt取值为3时，若clk1有 效，便会触发clk1_cnt1、clk1_cnt2、clk1_cnt3回到初始值0，重新开始新一 轮计数，这样便是实现了三模冗余保护下的clk1四进制计数，其余两路时钟信 号计数原理同clk1；当某一路时钟信号无效时，不会触发对应的计数器计数，计 数器取值停留在时钟信号无效时状态；clk1_cnt、clk2_cnt、clk3_cnt作为输出 送入时钟选择信号发生器模块。

所述的时钟选择器模块用于对输入时钟信号进行选择，包含一个多路选择 器，其输入为所有待选时钟信号，由时钟选择信号控制选择某一路作为输出时钟 信号。

以m等于3为例，所述时钟选择器模块电路原理图如图4所示：

三路时钟信号clk1、clk2、clk3作为待选时钟信号输入所述多路选择器210， 当时钟选择信号cs取值为二进制数00时，输出时钟信号clk_out为clk1；当时 钟选择信号cs取值为二进制数01时，输出时钟信号clk_out为clk2；当时钟选 择信号cs取值为二进制数10时，输出时钟信号clk_out为clk3。

所述时钟选择信号发生器模块用于检测时钟信号有效性并输出时钟选择信 号，其输入为m路待选时钟信号及其对应的时钟计数寄存器计数值，输出为时钟 选择信号cs，包含一个主状态机和m-1个分状态机。

所述主状态机用于控制检测状态的转换，当某一路时钟信号检测到被检时钟 信号处于无效状态时发生状态转移。

所述分状态机用于执行对某一路时钟信号有效性的检测，当检测到被检时钟 信号无效或主状态机进入下一状态时发生状态转移。

所述主状态机和分状态机运行过程中所处状态相互匹配。

以m等于3为例，所述时钟选择信号发生器模块主状态机和分状态机工作原 理如图5、图6所示：

如图5所示，所述主状态机由clk1检测500、clk2检测510和clk3选择520 三个状态组成，每一个状态下输出一个时钟选择信号cs，该信号与被检时钟信号 匹配，用于控制时钟选择器模块选择被检时钟信号作为输出时钟信号，如当主状 态处于clk1检测状态时，时钟选择信号cs取值为二进制数00，此时输出时钟信 号clk_out为clk1；状态机转换条件视不同状态而不同，在clk1检测状态下， 因clk2和clk3均对clk1有效性进行检测，二者任意对应的分状态机进入到下 一状态便会带动主状态机进入到下一状态，即状态转换条件为c_st2或c_st3等 于二进制数01，在clk2检测状态下，因仅clk3对clk2有效性进行检测，只有 当clk3分状态机进入下一状态时主状态机才会跟随进入下一状态，即状态转换 条件为c_st3等于二进制数10；

如图6所示，所述clk2分状态机由时钟信号clk2驱动，若clk2无效则该 分状态机停留在clk2失效时状态，其由clk1检测600和clk2选择610两个状 态组成，当分状态机处于clk1检测状态时，执行对clk1有效性的检测，状态转 移条件为c_st0等于二进制数01或被检时钟无效计数器clk2_noclk_cnt取值为 7，当分状态机处于clk2选择状态时，其维持一个固定状态，不对时钟信号有效 性进行检测；所述clk3分状态机由时钟信号clk3驱动，同样其工作受clk3状 态的影响，其由clk1检测、clk2检测和clk3选择三个状态组成，当分状态机处 于clk1或clk2检测状态时，执行对clk1或clk2有效性的检测，状态转移条件 为c_st0等于二进制数01或被检时钟无效计数器clk3_noclk_cnt取值为7，当 分状态机处于clk3选择状态时，工作状态类同于clk2选择状态；

从图5和图6中可知，主状态机的状态寄存器为c_st01、c_st02、c_st03， 均为两位寄存器，三个寄存器在进行三取二判决后的输出c_st0即为主状态机的 状态标志，当c_st0取值为二进制数00时，主状态机处于clk1检测状态，当c_st0 取值为二进制数01时，主状态机处于clk2检测状态，当c_st0取值为二进制数 10时，主状态机处于clk3选择状态，时钟选择信号cs由主状态中三个时钟选择 寄存器cs1、cs2、cs3进行三取二判决后得到；同样的原理，clk2分状态机的状 态寄存器c_st21、c_st22、c_st23进行三取二判决后的输出c_st2为clk2分状 态机的状态标志，clk3分状态机的状态寄存器c_st31、c_st32、c_st33进行三 取二判决后的输出c_st3为clk3分状态机的状态标志。

所述时钟多选一电路上电复位后，所述时钟选择信号发生器模块主状态机和 分状态机进入对时钟信号clk1进行检测的初始状态，以m等于3为例，clk2和 clk3分别执行对clk1有效性的检测，以clk3对clk1进行检测为例说明一路时 钟信号结合分状态机对被检时钟信号进行有效性检测的流程，如图7所示：

检测时使用到第一比较寄存器reg_clk3_01、reg_clk3_02、reg_clk3_03， 第二比较寄存器reg_clk3_21、reg_clk3_22、reg_clk3_23和被检时钟无效计数 器（8进制）clk3_noclk_cnt1、clk3_noclk_cnt2、clk3_noclk_cnt3，上述寄存 器使用了三模冗余技术，对应的三取二判决输出为reg_clk3_0、reg_clk3_2和 clk3_noclk_cnt，各寄存器初始值均为0；

上电复位后，主状态机和分状态机进入clk1检测状态，执行步骤701，clk3 驱动clk3分状态机首先对clk3_cnt取值进行判断；

当clk3_cnt值为0时，执行步骤702，将clk1_cnt值赋予第一比较寄存器 reg_clk3_01、reg_clk3_02、reg_clk3_03；

当clk3_cnt值为2时，执行步骤703，将clk1_cnt值赋予第二比较寄存器 reg_clk3_21、reg_clk3_22、reg_clk3_23；

当clk3_cnt值为3时，执行步骤704，先判断c_st0是否为二进制数01或 clk3_noclk_cnt是否计数到7；

若否，则表明主状态机没有进入到下一状态（clk2检测）并且检测到clk1 无效的次数未达到预设限（7次），那么clk3分状态机会继续停留在clk1检测状 态，执行步骤705，使c_st31、c_st32、c_st33取值为二进制数00，之后执行 步骤706，判断reg_clkx_0和reg_clkx_2取值是否相同；由于reg_clk3_0和 reg_clk3_2取值为clk1_cnt间隔两个时钟周期的计数值，而clk1有效时会间隔 一个时钟周期改变一次clk1_cnt取值，此时若reg_clk3_0和reg_clk3_2互易， 则证明clk1有效，执行步骤707，clk3_noclk_cnt1、clk3_noclk_cnt2、 clk3_noclk_cnt3取0值，若reg_clk3_0和reg_clk3_2相同，则证明clk1有一 次检测无效，执行步骤708，clk3_noclk_cnt1、clk3_noclk_cnt2、 clk3_noclk_cnt3加1；

若判断到c_st0为二进制数01，则表明clk2分状态机已经驱动主状态机进 入到clk2检测状态，这时执行步骤709，c_st31、c_st32、c_st33取值为二进 制数01，clk3_noclk_cnt1、clk3_noclk_cnt2、clk3_noclk_cnt3取0值，随后 执行步骤710，clk3分状态机进入到clk2检测状态中；

若判断到clk3_noclk_cnt计数到7，则表明clk1连续7次被检无效，认为 此时clk1处于无效状态，这时执行步骤709和710。

按照上述方法在每个状态下对相应的时钟信号进行检测，若被检时钟信号有 效则主状态机和分状态机保持在当前状态下，时钟选择信号cs选择被检时钟信 号作为输出，若被检时钟信号无效则由先检出其无效的时钟信号驱动主状态机和 其余各路分状态机转换到下一状态。

综上所述，以输入时钟信号数等于3为例，输入时钟信号和输出时钟信号关 系为：

若clk1有效，无论clk2、clk3处于何种状态，则主、分状态机处于clk1 检测的状态，时钟选择信号cs选择clk1作为输出时钟信号；

当clk1无效而clk2、clk3均有效时，可检出clk1处于无效状态，从而驱 动主状态机进入clk2检测状态，同时选择clk2作为输出时钟信号，在对clk2 的检测状态中，已经被检失效的时钟信号clk1被认为是不可靠的时钟源，不再 启用其对其他路时钟信号进行检测，所以仅使用优先级低的clk3对clk2有效性 进行检测；

此时，clk2分状态机进入clk2选择状态，该状态为clk2分状态机的终止状 态，在此状态中c_st21、c_st22、c_st23取值为二进制数01，第一比较寄存器、 第二比较寄存器、被检时钟无效计数器均取值为0，不再有其余动作；

当仅clk2有效时，同样能检出clk1无效而使主状态机进入clk2检测状态， 此时选择clk2作为输出时钟信号，由于clk3无效，其停留在clk1检测状态中， 不会影响电路的正常工作；

当仅clk3有效时，能检出clk1、clk2无效而使主状态机进入clk3选择状 态，此时选择clk3作为输出时钟信号，此即为输入时钟信号数为3时主状态机 的终止状态。

上述输入时钟信号和输出时钟信号关系如表1所示，其中1表示时钟信号为 有效状态，0表示时钟信号为无效状态，X表示时钟信号状态任意。

表1输入时钟信号和输出时钟信号关系（输入时钟信号数等于3）

下面结合图2对本发明的时钟选择和检测流程进行说明：

首先进入步骤400，时钟选择信号cs控制时钟选择器选择clk1为输出时钟 信号，clk2至clkm对clk1有效性进行检测；

接着进入步骤410，判断clk1是否处于有效状态，若clk1有效则回到步骤 400，若clk1无效则进入步骤420；

进入步骤420后，时钟选择信号cs控制时钟选择器选择clk2为输出时钟信 号，clk3至clkm对clk2有效性进行检测；

按照上述步骤流程，在对某一路时钟信号clkx进行检测时进入步骤430，时 钟选择信号cs控制时钟选择器选择clkx为输出时钟信号，clk（x+1）至clkm 对clkx有效性进行检测，在对检测结果进行判断时进入步骤440，若clkx有效 则回到步骤430，若clkx无效则进入下一步骤；

依次执行上述步骤，直到对clk（m-1）进行检测时进入步骤450，时钟选择 信号cs控制时钟选择器选择clk（m-1）为输出时钟信号，clkm对clk1有效性 进行检测；

接着进入步骤460，判断clk（m-1）是否处于有效状态，若clk（m-1）有效 则回到步骤450，若clk（m-1）无效则进入步骤470；

步骤470为最后一步，时钟选择信号cs控制时钟选择器选择clkm为输出时 钟信号。

上述方法为顺序执行，已被检无效的时钟信号被认定为不可靠时钟源，后续 步骤中刻意避免其影响。若执行检测过程中某一路检测时钟信号失效，由于所述 时钟选择信号发生器模块中主状态机和分状态机状态转换方向不可逆、非循环且 二者运行过程中所处状态相互匹配，其不会影响电路的正常工作，这样便提高了 所述时钟多选一电路的容错能力和可靠性。

需要说明的是上述具体实施方式主要以输入时钟信号数等于3为例进行描 述，但本领域普通技术人员应该明白，在无其他约束的情况下，此方法同样适用 于输入时钟信号数大于3的情况，且所述时钟计数器进制、被检时钟无效计数器 计数上限值也可根据实际情况进行调整。

以上内容说明了通过该电路可以自主可靠地对同频多时钟源进行筛选，具有 可靠性高、独立性强、具备单粒子翻转效应容错能力的优点。对本领域的普通技 术人员而言，在不偏离本发明思想的前提下，在形式上进行各种改变，都应视为 属于本发明的保护范畴。