MRAM装置和与逻辑集成兼容的集成技术

摘要

一种半导体装置包含磁性隧道结MTJ存储元件，其经配置以与逻辑元件一起安置于共同金属层间电介质IMD层中。盖层使所述共同IMD层与顶部和底部IMD层分离。顶部电极和底部电极耦合到所述MTJ存储元件。到所述电极的金属连接分别通过所述分离盖层中的通孔形成于所述顶部和底部IMD层中。替代地，所述分离盖层是凹入的且所述底部电极是嵌入的，使得建立到所述底部IMD层中的金属连接的直接接触。到所述共同IMD层中的所述顶部电极的金属连接是通过用金属岛状物和隔离盖使所述金属连接与所述MTJ存储元件隔离来实现的。

说明书

技术领域

所揭示的实施例是针对磁阻式随机存取存储器(MRAM)单元。更具体来说，示范性 实施例是针对磁性隧道结(MTJ)存储元件以及将MTJ存储元件与MRAM单元的逻辑集 成相集成的方法。

背景技术

磁阻式随机存取存储器(MRAM)是使用磁性元件的非易失性存储器技术。举例来说， 自旋转移力矩磁阻式随机存取存储器(STT-MRAM)使用电子，所述电子在穿过一薄膜(自 旋滤波器)时变为自旋极化。STT-MRAM也称为自旋转移力矩RAM(STT-RAM)、自旋 力矩转移磁化切换RAM(自旋RAM)以及自旋动量转移(SMT-RAM)。

图1说明常规STT-MRAM位单元100。STT-MRAM位单元100包含磁性隧道结(MTJ) 存储元件105(也称为“MTJ堆叠”)、晶体管101、位线102和字线103。MTJ堆叠例 如由钉扎层124和自由层120形成，钉扎层124和自由层120中的每一者可保持磁矩或 极化，且由绝缘隧穿势垒层122分离。在MTJ堆叠中常规上存在反铁磁(AFM)层和盖层 (未图示)。AFM层用以固定钉扎层的磁矩。盖层用作MTJ与金属互连件之间的缓冲层。 可通过在特定方向上施加电流以使得钉扎层和自由层的极性大体上对准或相反来反转 自由层的极化。穿过MTJ的电路径的电阻取决于钉扎层和自由层的极化的对准而变化。 如已知的那样，此电阻变化可用以对位单元100进行编程和读取。STT-MRAM位单元 100还包含源极线104、读出放大器108、读取/写入电路106和位线参考107。所属领域 的技术人员将了解如此项技术中已知的存储器单元100的操作和构造。

在存储器装置的开发中，MRAM单元通常与各种其它逻辑门和例如晶体管、电容器、 金属线等电子组件集成。因此，希望制造MTJ元件的工艺保持与集成电路的制造所固有 的限制相容。然而，众所周知，半导体技术缩放在集成电路制造中涉及的所有组件上不 是均匀的。举例来说，垂直互联存取(通常称为“通孔”)的金属线宽度和大小从一代到 下一代缩放大约70％。然而，金属层间电介质(IMD)厚度缩放比70％小得多，因为扩散 盖层无法如此快地缩放。因此，电容器以慢得多的速度缩减。更具体来说，MTJ单元的 高度的缩减甚至更慢，且与集成电路中的其它电子组件相比，缩放在现有技术水平下几 乎是不存在的。

不同组件的缩放的不成比例的速度带来了集成电路设计和制造中的各种挑战。关于 涉及MRAM单元的使用的电路，存在与具有相对不改变的MRAM大小的快速缩小到电 子组件的集成相关联的许多问题。为了本文论述的目的，将并非MRAM单元的一部分 的例如晶体管、金属线、电容器、通孔等电子组件大体上称为“逻辑元件”，且将其集 成工艺称为“逻辑工艺”。将MRAM元件的集成工艺大体上称为“MRAM工艺”。希望 MRAM工艺与相关的逻辑工艺兼容。因此，将MRAM工艺嵌入逻辑工艺流程中将是有 益的。

图2中说明包含至少一个MRAM单元的存储器装置的横截面图。展示特定装置层 “x”、下方的层“x-1”和上方的层“x+1”的元件。并置地说明逻辑元件和MRAM组件。 逻辑元件大体上由分别在层x和x-1中的金属线M′x/Mx和M′x-1/Mx-1、层x中的通孔 V′x、层x中的绝缘层Cap1x和Cap2x以及层x+1中的绝缘层Cap1x+1和Cap2x+1表示。 MRAM组件包括形成于顶部电极(TE)与底部电极(BE)之间的MTJ堆叠(例如MTJ105)、 分别在层x和x-1中的金属线Mx和Mx-1(例如组成位线102和源极线104)、金属间电 介质层IMDx和IMDx-1、层x中的通孔Vx，以及层x中的绝缘层Cap1x和Cap2x和层 x+1中的绝缘层Cap1x+1和Cap2x+1。绝缘盖层用作用于金属线的扩散势垒层。各种盖 层可由已知绝缘体形成，例如由例如SiC、SiN膜和类似物等材料形成。此外将了解， 常规的材料和处理技术可用于本文讨论的各种逻辑、金属和IMD元件。

继续参见图2，L2表示包含底部电极BE、MTJ堆叠和顶部电极TE的MRAM单元 的高度。大体上，邻近层中的金属线之间的垂直距离是可用于形成MRAM单元的最大 空间。因此，层x中的MRAM单元必须包含在金属线Mx和Mx-1内。然而，如图2所 示，此可用的垂直空间还由例如通孔、绝缘层和共同IMD层等元件共享。考虑到由这 些元件消耗的垂直空间，L1表示可用于MRAM单元的金属层之间的有效垂直空间。技 术缩放的趋势揭示了层之间的垂直空间正在快速缩小。然而，如上所述，盖层的厚度并 未以相同速度缩减且缩放速度较慢。此外，如所说明，可利用双层绝缘结构以便平衡由 底部电极BE引入的机械应力，从而对可用空间施加另外的限制。

因此，用于MRAM单元的形成的可用垂直空间L1小于MRAM单元的实际高度L2。 因此存在MRAM单元侵入到金属线Mx中的重叠，如图所示。所述侵入产生若干问题。 首先，在金属Mx与MTJ堆叠的侧壁和/或隧穿势垒层之间产生短路的危险。在具有高 密度的MRAM单元的装置中此问题可能加剧，因为填充于多个MRAM单元之间的薄 IMD可能不足以在蚀刻和金属化工艺期间保护单元的侧壁。而且，双层绝缘顶盖的进入 升高了MTJ元件的垂直位置，进而增加对金属Mx的侵入。

发明内容

大体上，MRAM高度不受进一步缩减的影响。因此，金属线Mx的厚度需要减小且 金属图案应小于顶部电极TE，以便避免侵入。因为顶部电极TE是导体层，所以MTJ 元件上方的金属线的薄化并非不利的，因为其充当局部连接。另外，MTJ单元之间的金 属线存取可在IMD填充物具有例如接缝等缺陷的情况下造成金属线之间的短路。因此， 此项技术中需要技术和设备，其中MRAM单元可以与逻辑形成工艺兼容的方式集成在 存储器装置中。

示范性实施例是针对用于改善MRAM单元的布局和在共同层中与逻辑的集成的设 备和方法。

举例来说，示范性实施例包含一种半导体装置，其包括：磁性隧道结(MTJ)存储元 件，其经配置以与逻辑元件一起安置于共同金属层间电介质(IMD)层中；以及所述共同 IMD层中耦合到所述MTJ存储元件的减小厚度的金属线，其厚度小于所述逻辑元件的 对应金属线。

另一实施例可包含一种形成半导体装置的方法，其包括：在共同金属层间电介质 (IMD)层中与逻辑元件一起形成磁性隧道结(MTJ)存储元件；以及在所述共同IMD层中 形成耦合到所述MTJ存储元件的减小厚度的金属线，所述减小厚度的金属线厚度小于所 述逻辑元件的对应金属线。

另一实施例可包含一种半导体装置，其包括：磁性隧道结(MTJ)存储装置，其与逻 辑装置一起形成于金属层间电介质(IMD)层中；以及所述共同IMD层中耦合到所述MTJ 存储装置的用于导电的减小厚度的装置，所述减小厚度的装置厚度小于所述逻辑装置的 对应导电装置。

另一实施例可包含一种形成半导体装置的方法，其包括：用于在共同金属层间电介 质(IMD)层中与逻辑元件一起形成磁性隧道结(MTJ)存储元件的步骤；以及用于在所述共 同IMD层中形成耦合到所述MTJ存储元件的减小厚度的金属线的步骤，所述减小厚度 的金属线厚度小于所述逻辑元件的对应金属线。

另一实施例可包含一种形成半导体装置的方法，所述半导体装置包括与逻辑元件一 起安置于共同金属层间电介质(IMD)层中的磁性隧道结(MTJ)存储元件，所述方法包括： 在所述共同IMD层中的底部电极上沉积包括钉扎层、隧穿势垒层和自由层的MTJ存储 元件；图案化所述MTJ存储元件；在所述MTJ存储元件的侧壁上沉积侧壁盖层；在所 述MTJ存储元件上沉积顶部电极；图案化所述顶部电极和所述底部电极；沉积所述共同 IMD层的一部分；在所述顶部电极上沉积第二金属线；图案化所述第二金属线以形成小 于所述顶部电极的金属岛状物；沉积所述共同IMD层的另一部分；在所述共同IMD层 上沉积第二盖层以使所述共同IMD层与顶部IMD层分离；以及在所述顶部IMD层中形 成第三金属线，其中所述第三金属线耦合到所述第二金属线。

另一实施例可包含一种形成半导体装置的方法，所述半导体装置包括与逻辑元件一 起安置于共同金属层间电介质(IMD)层中的磁性隧道结(MTJ)存储元件，所述方法包括： 形成包括第一部分和第二部分的第一盖层；图案化所述第二部分以形成用于底部电极的 开口；沉积所述底部电极，使得所述底部电极与所述第一部分中的第一金属线接触；在 所述底部电极上沉积MTJ存储元件；在所述MTJ存储元件的侧壁上沉积侧壁盖层；在 所述MTJ存储元件上沉积顶部电极；在所述顶部电极上沉积第二金属线，其中所述第二 金属线与所述逻辑元件的对应金属线相比具有减小的厚度；沉积所述共同IMD层的至 少一部分；以及在所述共同IMD层上沉积第二盖层以使所述共同IMD层与顶部IMD层 分离。

附图说明

呈现附图以帮助描述各种实施例的实施例，且提供附图仅用于说明实施例而不是限 制实施例。

图1是具有MTJ存储元件的常规MRAM电路的说明。

图2是包括逻辑元件和MRAM单元的常规存储器装置的横截面图。

图3是包含与逻辑集成的MRAM单元的示范性实施例的横截面图。

图4A和4B说明根据示范性实施例的MTJ单元的两种定向的俯视图。

图5详细说明形成根据示范性实施例的包含MRAM单元的存储器装置的过程流程。

图6说明包含与逻辑集成的MRAM单元的另一示范性实施例。

图7说明包含与逻辑集成的MRAM单元的又一示范性实施例。

图8详细说明形成根据另一示范性实施例的包含MRAM单元的存储器装置的过程 流程。

具体实施方式

以下针对具体实施例的描述和相关附图中揭示各种实施例的方面。在不脱离本发明 的范围的情况下可设想替代实施例。另外，将不详细描述或者将省略各种实施例的众所 周知的元件，以便不混淆各种实施例的相关细节。

本文使用词语“示范性”来表示“充当实例、例子或说明”。本文中描述为“示范 性”的任何实施例都不一定解释为比其它实施例优选或有利。同样，术语“实施例”不 要求所有实施例都包含所讨论的特征、优点或操作模式。

本文使用的术语是仅用于描述特定实施例的目的且不希望限制实施例。如本文使 用，单数形式“一”和“所述”既定也包含复数形式，除非上下文清楚地另外指示。将 进一步了解，术语“包括”和/或“包含”在本文中使用时指定所陈述特征、整数、步骤、 操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、 元件、组件和/或其群组的存在或添加。

将了解，关于常规技术，在半导体集成电路中难以用与逻辑工艺兼容的方式来集成 形成MRAM单元的工艺。示范性实施例通过如下方式有益地避免了MTJ单元大体上侵 入金属线中的问题：在共同IMD层中提供耦合到MTJ的减小厚度的金属线，进而提供 MRAM单元与逻辑元件的相对容易的集成。

图3说明示范性实施例300。如常规配置中那样维持底部盖层(Cap1x和Cap2x)与顶 部盖层(Cap1x+1和Cap2x+1)之间的间距。底部盖层下方的部分元件(IMDx-1和Mx-1) 也类似于常规配置。为了维持间距，提供双尖解决方案以减轻用于MRAM单元和金属 线Mx的IMD层x中的不足空间的问题。

首先，通过将金属线Mx限定到邻近于顶部电极TE且由任选的绝缘体Cap3x包围 的岛状物来使金属线Mx与MTJ单元隔离。此配置改善了蚀刻裕量且减少了短路危险。 此外，MTJ堆叠的侧壁也可囊封在绝缘层Side_Capx中以对MTJ堆叠的层提供额外绝缘。

其次，在厚度(垂直尺寸)和面积(允许限定到金属岛状物)上减小金属线Mx的大小。 减小的厚度允许用于形成MRAM单元的垂直空间，而无需金属线Mx凹入到其它层中。 然而，由于总体金属横截面积减小，因此金属线Mx(即，位线)可能不能支持MRAM单 元的适当工作所需的电流密度。因此，位线可由层x+1中的金属连接形成。顶部通孔 top_Vx可将金属Mx连接到通孔Vx+1。金属线Mx+1(以部分厚度说明)可耦合到通孔 Vx+1。金属Mx+1可随后用作具有用于支持位线电流密度的适当尺寸的新位线。因此， 电流的方向在金属线Mx中从水平改变为垂直，且Mx的横截面积可经配置以足以支持 用于MRAM单元的正常操作的电流密度。为了说明的一致性，说明各种“逻辑”元件 M′X-1、V′x、M′x、V′x+1和M′x+1。此外，从逻辑元件M′x-1、V′x、M′x、V′x+1和M′x+1 的并置将了解到，示范性实施例成功地集成了与逻辑形成工艺完全兼容的MRAM单元。

图4A到4B说明根据实施例300的MTJ堆叠的两个定向的示意性俯视图。在图4A 和4B中的每一者中，金属线Mx+1(未图示)可大体上定向于Y轴的方向上(类似于 Mx-1)。在图4A中，MTJ堆叠定向于X轴上，大体上垂直于Mx+1和Mx-1的方向。图 4B说明MTJ堆叠在Y轴上的定向，大体上平行于Mx+1和Mx-1的定向。在两种情况 下，形成顶部电极TE以将金属线Mx限定到岛状物，使得金属线Mx与MTJ堆叠隔离。 另外将了解，可将MTJ堆叠的定向选择为位于大体上平行与大体上垂直之间的任何角 度，例如45度角或其它锐角。基于布局尺寸而选择MTJ堆叠的各种定向角度的灵活性 可提供因电流流过金属线而产生的场干扰的减少。

图5说明详述根据实施例300的集成MRAM装置的工艺的流程图。在框502处， 将IMD层x-1中的金属线Mx-1图案化。在框504中，接着可沉积层x中的绝缘盖层Cap1x 和Cap2x。在框506中将盖层Cap1x和Cap2x图案化，以便形成沉积的通孔Vx。接着， 在框508中，连同MTJ堆叠的沉积一起在盖层(Cap1x和Cap2x)和通孔Vx上沉积底部 电极BE。MTJ堆叠可包括各种元件，例如钉扎层、隧穿势垒层、自由层、反铁磁(AFM) 层和盖层，如此项技术中已知。接着，在框510中图案化MTJ堆叠且沉积侧壁盖层 (Side_Capx)。在框512处，在MRAM单元与层x中的其它逻辑单元之间的区中沉积金 属间电介质IMDx。MTJ堆叠的顶部经受平面化工艺(例如，化学机械抛光(CMP))。在框 514中沉积顶部电极TE和任选的绝缘层Cap3x，且将顶部电极TE和底部电极BE图案 化。接着，在框516中，再次沉积电介质IMDx，以便填充层x的开口区。IMD CMP工 艺可用于IMDx层的平面化。随后可在框518中图案化且沉积顶部通孔top_Vx和金属 Mx以形成顶部通孔和金属线Mx，其形成如本文讨论的金属岛状物。在框520中沉积 Cap1x+1、Cap2x+1和IMDx+1，且对其进行图案化以形成通孔Vx+1。最终，在框522 中，形成金属Mx+1且通过通孔top_Vx和Vx+1将其耦合到金属Mx。将了解，描述上 述工艺序列仅用于说明而不是限制各种实施例。可组合各种序列和/或可重新布置次序以 实现关于图3、4A和4B说明和讨论的配置。此外，尚未描述用于形成逻辑元件的对应 操作，因为其是此项技术中众所周知的，且可使用任何兼容的工艺。

图6说明另一示范性实施例600。在此实施例中通过降低层cap2x中的MRAM单元 的位置来避免重叠问题。这是通过不使用通孔Vx将底部电极BE连接到金属线Mx-1而 是直接在金属Mx-1的顶部上形成BE来实现的。更改盖层Cap1x和Cap2x的位置。Cap1x 现在在Mx-1周围形成，且底部电极BE嵌入在Cap2x中，如图示。因此，与常规设计 相比，MRAM单元的位置降低了大约两个盖层Cap1x和Cap2x的厚度。金属线Mx可 用作位线且可形成于顶部电极TE的顶部上。如所描绘，可存在Mx的最小薄化或凹入(垂 直方向上)。然而，大体来说薄化将不会对装置的性能具有显著影响。而且，金属线Mx 通过顶部电极TE与侧壁和隧穿势垒层良好地隔离。因此，避免了短路发生的危险。

然而，在替代配置中，使用图7中说明的配置可避免由于Mx的最小薄化带来的任 何有害影响。在实施例700中，金属线Mx在层x中的厚度减小，且通过通孔Vx+1连 接到层x+1中的金属Mx+1(未图示)。金属Mx+1可经适当设定大小以用作新位线，类 似于实施例300。因此，金属Mx的凹入大小不影响性能，因为金属Mx+1可经设计以 载运层x+1中的电流负载，而Mx的减小促进了层x中的MRAM单元的集成。另外， 类似于图3的实施例，将了解，金属线Mx用以促进垂直传导路径，其减轻了由于Mx 的薄化带来的任何消极影响。而且，在此配置中，金属线Mx通过顶部电极TE与侧壁 和隧穿势垒层隔离，且避免了短路发生的危险。

图8中说明根据实施例600和700与逻辑集成的MRAM单元的集成的工艺流程。 在框802处，在IMDx-1层上沉积Cap1x。在框804中图案化且沉积层x-1中的金属线 Mx-1。接着，在框806中，直接在Mx-1的顶部上沉积底部电极BE且随后沉积MTJ堆 叠。接着，在框808中图案化MTJ堆叠且沉积侧壁盖Side_Capx。在框810处在MRAM 单元与层x中的其它逻辑单元之间的区中沉积金属间电介质IMDx，且在MTJ堆叠的顶 部上执行平面化工艺。在框812中沉积顶部电极TE，且图案化顶部电极TE。在框814 中，随后如图6和7所示沉积盖层Cap2x，从而嵌入BE。接着，在框816中，再次沉积 电介质IMDx，以便填充层x的任何开口区，且可执行化学机械抛光(CMP)工艺以用于 平面化。对于图6的实施例，如众所周知，可形成Mx和层x+1中的绝缘盖层(Cap1x+1 和Cap2x+1)。对于图7的实施例，在框818中图案化且沉积金属线Mx以形成金属岛状 物。在框820中沉积层x+1中的绝缘盖层(Cap1x+1和Cap2x+1)以及IMDx+1，且进行图 案化以便形成通孔Vx+1。在框822中，将金属Mx+1通过通孔Vx+1耦合到金属Mx。 再次，将了解，描述上述工艺序列仅用于说明而不是限制各种实施例。可组合各种序列 和/或可重新布置次序以实现关于图6和7说明和讨论的配置。此外，尚未描述用于形成 逻辑元件的对应操作，因为其是此项技术中众所周知的，且可使用任何兼容的工艺。

本文揭示的实施例克服了集成MRAM单元与对应逻辑层的常规技术中面临的问题。 示范性实施例解决了用于形成MRAM单元的有限垂直空间的问题、金属线与MTJ堆叠 之间的重叠问题，以及金属线与MTJ堆叠之间的潜在短路。

从以上描述将了解，在一些示范性实施例中，MRAM集成包含从Mx形成金属岛状 物且将Mx与另一金属层(例如，Mx+1)耦合，如实施例300中描述。此技术与常规逻辑 形成工艺完全兼容且不需要对逻辑元件的形成的改变。替代实施例600和700包含通过 如下方式降低层x中的MTJ堆叠的位置：直接在Mx-1的顶部上形成BE，且相应地更 改双层绝缘盖Cap1x和Cap2x的位置，如图6到7所示。实施例600和700均包含对基 线逻辑形成工艺的修改，其中更改双层绝缘盖(例如，Cap1x和Cap2x)的位置。实施例 700进一步包含从Mx形成金属岛状物且将Mx与另一金属层(例如，Mx+1)耦合，如实 施例300中那样。

所属领域的技术人员将了解，可使用多种不同技艺和技术中的任一种来表示信息和 信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或者 其任何组合来表示整个以上描述中可能参考的数据、指令、命令、信息、信号、位、符 号和码片。

此外，所属领域的技术人员将了解，结合本文所揭示的实施例描述的各种说明性逻 辑块、模块、电路、算法和/或过程序列可实施为电子硬件、计算机软件或所述两者的组 合。为了清楚说明硬件与软件的这种可交换性，上文已大体上在其功能性方面描述了各 种说明性组件、块、模块、电路和步骤。将此类功能性实施为硬件还是软件取决于特定 应用和对整个系统施加的设计限制。熟练的技术人员可针对每一特定应用以不同方式实 施所描述的功能性，但不应将此类实施方案决策解释为造成与本发明范围的脱离。

将了解，包含本文描述的MTJ存储元件的半导体装置可包含在移动电话、便携式计 算机、手持式个人通信系统(PCS)单元、例如个人数据助理(PDA)等便携式数据单元、具 有GPS功能的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、例如仪 表读取设备等固定位置数据单元或者存储或检索数据或计算机指令的任一其它装置或 其任一组合内。因此，本发明的实施例可合适地用于包含包括具有如本文揭示的MTJ 存储元件的存储器的有源集成电路的任一装置中。

上文揭示的装置和方法可经设计且可经配置为存储在计算机可读媒体上的GDSII 和GERBER计算机文件。这些文件又可提供给基于这些文件而制造装置的制造处置者。 所得的产品是半导体晶片，所述半导体晶片接着被切割为半导体裸片且封装为半导体芯 片。所述芯片接着用于本文描述的装置中。

因此，实施例可包含实施指令的机器可读媒体或计算机可读媒体，所述指令在由处 理器执行时将处理器和任何其它协作的元件变换为用于执行由所述指令提供的本文描 述的功能性的机器。

虽然上述本发明展示了说明性实施例，但应注意，在不脱离由所附权利要求书界定 的本发明的范围的情况下，在本文中可做出各种改变和修改。根据本文描述的实施例的 方法权利要求的功能、步骤和/或动作无需以任何特定次序执行。此外，虽然可能以单数 形式描述或主张实施例的元件，但复数形式是预期的，除非明确陈述限于单数形式。