半导体器件和系统、命令地址建立/保持时间控制方法

摘要

本发明公开了一种半导体系统、半导体器件、以及控制命令/地址信号的建立/保持时间的方法。所述半导体系统包括：控制器，被配置成输出时钟使能信号、第一命令/地址信号至第三命令/地址信号、芯片选择信号、第一进入命令和第二进入命令以及退出命令，并且接收输出信号；以及半导体器件，被配置成响应于芯片选择信号和第一进入命令而锁存第一命令/地址信号和第二命令/地址信号并传送输出信号，响应于芯片选择信号和第二进入命令而锁存第一命令/地址信号和第三命令/地址信号并传送输出信号，以及响应于时钟使能信号和退出命令信号而传送由第一命令/地址信号至第三命令/地址信号产生的数据作为输出信号。

说明书

相关申请的交叉引用

本申请要求2012年1月5日向韩国知识产权局提交的申请号为10-2012-0001714的 韩国专利申请的优先权，其全部内容通过引用合并于此。

背景技术

一般而言，可以将命令/地址信号从控制器施加到诸如半导体存储器件的半导体器 件，命令/地址信号需要满足建立/保持时间规范。随着控制器操作速度的增加，正在研究 用于命令/地址信号的各种方法以满足建立/保持时间规范。

通过在控制器将命令地址施加到半导体器件的同时检查产生的命令/地址信号的延 迟量，控制器执行控制命令/地址信号的建立/保持时间的操作（在下文中，称作“校准操 作”）。半导体器件锁存命令/地址信号并经由数据焊盘输出锁存的命令/地址信号，控制器 被反馈经由数据焊盘输出的命令地址。

然而，在命令/地址信号的数目大于数据焊盘的数目的情况下，半导体器件不能将命 令/地址信号输出到数据焊盘。因此，由于控制器不能被反馈命令/地址信号，因此不能控 制控制命令地址的建立/保持时间。

发明内容

本发明的一个实施例涉及一种半导体系统，所述半导体系统分开地锁存命令/地址信 号，由此即使在命令/地址信号的数目大于数据焊盘的数目的情况下也可以控制命令/地址 信号的建立/保持时间。

在本发明的一个实施例中，一种半导体系统包括：控制器，所述控制器被配置成施 加时钟使能信号、第一命令地址至第三命令地址、芯片选择信号、第一进入命令和第二 进入命令以及退出命令，并接收输出信号；以及半导体器件，所述半导体器件被配置成 响应于芯片选择信号和第一进入命令而锁存第一命令地址和第二命令地址并传送输出信 号，响应于芯片选择信号和第二进入命令而锁存第一命令地址和第三命令地址并传送输 出信号，以及响应于时钟使能信号和退出命令信号而传送由第一命令地址至第三命令地 址产生的数据作为输出信号。

在本发明的一个实施例中，一种半导体系统包括：信号发生块，所述信号发生块被 配置成响应于内部时钟、时钟使能信号、芯片选择信号、第一进入命令和第二进入命令 以及退出命令而产生选通信号、第一校准信号和第二校准信号以及控制信号；锁存块， 所述锁存块被配置成响应于选通信号而锁存第一命令地址，并且产生第一锁存命令地址； 选择性锁存块，所述选择性锁存块被配置成响应于选通信号以及第一校准信号和第二校 准信号而锁存第二命令地址或第三命令地址，并且产生选择性锁存命令地址；读取路径 电路，所述读取路径电路被配置成被输入第一命令地址至第三命令地址并产生数据；以 及多路复用器，所述多路复用器被配置成响应于控制信号而传送数据、或第一锁存命令 地址和选择性锁存命令地址作为输出信号。

在本发明的一个实施例中，一种用于控制命令地址的建立/保持时间的方法包括以下 步骤：通过控制器将第一命令地址至第三命令地址、第一进入命令、时钟使能信号以及 芯片选择信号施加到半导体器件；产生通过在时钟使能信号被禁止且芯片选择信号被使 能的时段期间锁存第一命令地址和第二命令地址而产生的第一锁存命令地址和第二锁存 命令地址，并通过半导体器件将第一锁存命令地址和第二锁存命令地址传送到控制器； 通过控制器将第一命令地址至第三命令地址、第二进入命令、时钟使能信号以及芯片选 择信号施加到半导体器件；产生通过在时钟使能信号被禁止且芯片选择信号被使能的时 段期间锁存第一命令地址和第三命令地址而产生的第一锁存命令地址和第三锁存命令地 址，并通过半导体器件将第一锁存命令地址和第三锁存命令地址传送到控制器；以及通 过控制器来控制第一锁存命令地址至第三锁存命令地址的建立/保持时间。

在根据本发明实施例的半导体器件中，即使在命令地址的数目大于数据焊盘的数据 的情况下，也可以控制命令地址的建立/保持时间。

附图说明

从如下结合附图的详细描述中将更加清楚地理解以上和其他的方面、特征和其他优 点，其中：

图1是示出根据本发明一个实施例的半导体系统的配置的框图；

图2是示出图1所示的半导体系统中所包括的半导体器件的配置的框图；

图3是示出图2所示的半导体器件中所包括的信号发生块的配置的框图；

图4是示出图3所示的信号发生块中所包括的校准信号发生单元的配置的电路图；

图5是示出图3所示的信号发生块中所包括的选通信号发生单元的配置的电路图；

图6是示出图3所示的信号发生块中所包括的控制信号发生单元的配置的电路图；

图7是示出图2所示的半导体器件中所包括的锁存块的配置的电路图；

图8是示出图2所示的半导体器件中所包括的选择性锁存块的配置的电路图；以及

图9是解释根据本发明一个实施例的半导体系统的操作的时序图。

具体实施方式

在下文中，将参照附图来描述本发明的实施例。然而，实施例仅是出于示例性的目 的，而不用于限定本发明的范围。

图1是示出根据本发明一个实施例的半导体系统的配置的框图。

参见图1，根据本发明一个实施例的半导体系统包括控制器2和半导体器件3。如 果控制器2将第一至第三命令/地址信号CA<1:3>、第一进入命令MRW41、时钟使能信 号CKE以及芯片选择信号CSB施加到半导体器件3，则半导体器件3在时钟使能信号 CKE被禁止且芯片选择信号CSB被使能的时段期间锁存第一命令/地址信号CA<1>和第 二命令/地址信号CA<2>，并将锁存的第一命令/地址信号CA<1>和第二命令/地址信号 CA<2>作为输出信号OUT传送到控制器2。如果控制器2将第一至第三命令/地址信号 CA<1:3>、第二进入命令MRW48、时钟使能信号CKE以及芯片选择信号CSB施加到 半导体器件3，则半导体器件3在时钟使能信号CKE被禁止且芯片选择信号CSB被使 能的时段期间锁存第一命令/地址信号CA<1>和第三命令/地址信号CA<3>，并将锁存的 第一命令/地址信号CA<1>和第三命令/地址信号CA<3>作为输出信号OUT传送到控制 器2。半导体器件3在半导体器件3被施加第一进入命令MRW41或第二进入命令 MRW48且时钟使能信号CKE被禁止成逻辑低电平的时段期间执行校准操作。接收到输 出信号OUT的控制器2将第一至第三命令/地址信号CA<1:3>的建立/保持时间与要求的 建立/保持时间进行比较，并控制第一至第三命令/地址信号CA<1:3>的建立/保持时间。

如果控制器2将第一至第三命令/地址信号CA<1:3>、退出命令MRW42以及时钟 使能信号CKE施加到半导体器件3，则半导体器件3在时钟使能信号CKE被使能的时 段期间传送根据第一至第三命令/地址信号CA<1:3>而产生的数据DATA作为输出信号 OUT。此外，在从时钟使能信号CKE被使能的时刻到第一进入命令MRW41被施加的 时刻的时段期间、以及在从时钟使能信号CKE被使能的时刻到第二进入命令MRW48 被施加的时刻的时段期间，半导体器件3传送数据DATA作为输出信号OUT。在时钟使 能信号CKE被使能成逻辑高电平的时段期间，半导体器件3中断校准操作。

参见图2，半导体器件3包括信号发生块4、锁存块5、选择性锁存块6、读取路径 电路7以及多路复用器8。

信号发生块4被配置成在信号发生块4被施加第一进入命令MRW41时产生被使能 成逻辑高电平的第一校准信号CAL41。如果在信号发生块4被施加第一进入命令 MRW41之前第二校准信号CAL48已经被使能成逻辑高电平，则信号发生块4禁止第二 校准信号CAL48。信号发生块4在第一校准信号CAL41和芯片选择信号CSB被使能的 时段期间缓冲内部时钟ICLKP并产生选通信号CALSTB。信号发生块4产生从第一校 准信号CAL41被使能的时刻到时钟使能信号CKE被使能的时刻被使能成逻辑高电平的 控制信号CON。

此外，信号发生块4被配置成在信号发生块4被施加第二进入命令MRW48时产生 被使能成逻辑高电平的第二校准信号CAL48。如果在信号发生块4被施加第二进入命令 MRW48之前第一校准信号CAL41已经被使能成逻辑高电平，则信号发生块4禁止第一 校准信号CAL41。信号发生块4在第二校准信号CAL48和芯片选择信号CSB被使能的 时段期间缓冲内部时钟ICLKP并产生选通信号CALSTB。信号发生块4产生从第二校 准信号CAL48被使能的时刻到时钟使能信号CKE被使能的时刻被使能成逻辑高电平的 控制信号CON。

此外，信号发生块4被配置成在信号发生块4被施加退出命令MRW42时产生被禁 止成逻辑低电平的第一校准信号CAL41和第二校准信号CAL48。信号发生块4在第一 校准信号CAL41和第二校准信号CAL48都被禁止的时段期间产生被禁止成逻辑低电平 的控制信号CON。

锁存块5被配置成与选通信号CALSTB同步地锁存第一命令/地址信号CA<1>，并 且产生第一锁存命令/地址信号LATCA<1>。

选择性锁存块6被配置成在第一校准信号CAL41被使能成逻辑高电平的时段期间 与选通信号CALSTB同步地锁存第二命令/地址信号CA<2>，并且产生选择性锁存命令/ 地址信号LATCA<SEL>。此外，选择性锁存块6被配置成在第二校准信号CAL48被使 能成逻辑高电平的时段期间与选通信号CALSTB同步地锁存第三命令/地址信号 CA<3>，并且产生选择性锁存命令/地址信号LATCA<SEL>。

读取路径电路7被配置成被输入第一至第三命令/地址信号CA<1:3>，并输出储存 在存储器单元（未示出）中的数据DATA。

多路复用器8被配置成在控制信号CON具有逻辑高电平的时段期间传送第一锁存 命令/地址信号LATCA<1>和选择性锁存命令/地址信号LATCA<SEL>作为输出信号 OUT，以及在控制信号CON具有逻辑低电平的时段期间传送数据DATA作为输出信号 OUT。

第一进入命令MRW41、第二进入命令MRW48以及退出命令MRW42可以经由在 控制器2中对第一至第三命令/地址信号CA<1:3>的电平组合来设定，或可以在半导体器 件3的模式寄存器组（mode register set）中设定。模式寄存器组用作设定突发类型、突 发长度、CAS延迟等，以定义半导体器件的操作中的具体功能。

参见图3，信号发生块4包括校准信号发生单元41、选通信号发生单元43以及控 制信号发生单元45。

校准信号发生单元41被配置成输出校准信号CAL、以及第一校准信号CAL41和 第二校准信号CAL48。选通信号发生单元43被配置成响应于校准信号CAL而输出选 通信号CALSTB，控制信号发生单元45被配置成响应于第一校准信号CAL41和第二校 准信号CAL48而输出控制信号。

参见图4，校准信号发生单元41包括第一校准信号发生部411、第二校准信号发生 部413以及组合部415。

第一校准信号发生部411包括多个反相器IV40至IV45和与非门ND40至ND42。 以这种方式配置的第一校准信号发生部411产生从第一校准信号发生部411被施加第一 进入命令MRW41的时刻到第一校准信号发生部411被施加第二进入命令MRW48或退 出命令MRW42的时刻被使能成逻辑高电平的第一校准信号CAL41。第一校准信号 CAL41在加电信号PWRUP具有逻辑低电平的时段期间被禁止成逻辑低电平。加电信号 PWRUP在外部电压达到预设电平时转换成逻辑高电平。

第二校准信号发生部413包括多个反相器IV46至IV50和与非门ND43至ND45。 以这种方式配置的第二校准信号发生部413产生从第二校准信号发生部413被施加第二 进入命令MRW48的时刻到第二校准信号发生部413被施加第一进入命令MRW41或退 出命令MRW42的时刻被使能成逻辑高电平的第二校准信号CAL48。第二校准信号 CAL48在加电信号PWRUP具有逻辑低电平的时段期间被禁止成逻辑低电平。

组合部415包括与非门ND46。组合部415在第一校准信号CAL41或第二校准信号 CAL48被使能成逻辑高电平时产生被使能成逻辑高电平的校准信号CAL。

参见图5，选通信号发生单元43包括驱动信号发生部431、驱动锁存部432、延迟 缓冲器部433以及输出部434。

驱动信号发生部431包括预充电部分4311、开关部分4312以及交叉耦合放大部分 4313。

预充电部分4311包括多个PMOS晶体管P43至P45，且被配置成在内部时钟ICLKP 具有逻辑低电平的时段期间用外部电压VDD对上拉驱动信号PU和下拉驱动信号PD预 充电。开关部分4312包括NMOS晶体管N41，且被配置成在内部时钟ICLKP具有逻辑 高电平的时段期间激活交叉耦合放大部分4313。交叉耦合放大部分4313包括多个NMOS 晶体管N42至N45、多个PMOS晶体管P41和P42以及多个反相器IV431和IV432。 以这种方式配置的交叉耦合放大部分4313在内部时钟ICLKP具有逻辑高电平且芯片选 择信号CSB被使能成逻辑低电平的时段期间产生具有逻辑高电平的下拉驱动信号PD。

驱动锁存部432包括PMOS晶体管P46、NMOS晶体管N46以及多个反相器IV433 和IV434，且被配置成通过具有逻辑高电平的下拉驱动信号PD来产生被锁存成逻辑高 电平的驱动信号DRV。

延迟缓冲器部433包括与非门ND433、多个反相器IV435至IV437以及多个电容器 C1至C3，且被配置成在校准信号CAL被使能成逻辑高电平的时段期间缓冲内部时钟 ICLKP并产生延迟内部时钟ICLKPD。

输出部434包括与非门ND434和反相器IV438，且被配置成在驱动信号DRV被使 能成逻辑高电平的时段期间缓冲延迟内部时钟ICLKPD并产生选通信号CALSTB。

以这种方式配置的选通信号发生单元43在校准信号CAL被使能成逻辑高电平且芯 片选择信号CSB被使能成逻辑低电平的时段期间缓冲内部时钟ICLKP并产生选通信号 CALSTB。

参见图6，控制信号发生单元45包括第一脉冲信号发生部451、第二脉冲信号发生 部452、第三脉冲信号发生部453、RS锁存部454以及缓冲器455。

第一脉冲信号发生部451包括多个反相器IV451至IV455、多个电容器C4至C6、 以及与非门ND451。第一脉冲信号发生部451被配置成在第一校准信号CAL41被使能 成逻辑高电平时产生第一脉冲信号PLS41，所述第一脉冲信号PLS41在从使能的第一校 准信号CAL41被反相器IV451和IV452以及与非门ND451延迟的时间点到使能的第一 校准信号CAL41被反相器IV453至IV455、电容器C4至C6以及与非门ND451延迟的 时间点的时段期间被使能。

第二脉冲信号发生部452包括多个反相器IV456至IV460、多个电容器C7至C9、 以及与非门ND452。第二脉冲信号发生部452被配置成在第二校准信号CAL48被使能 成逻辑高电平时产生第二脉冲信号PLS48，所述第二脉冲信号PLS48在从使能的第二校 准信号CAL48被反相器IV456和IV457以及与非门ND452延迟的时间点到使能的第二 校准信号CAL48被反相器IV458至IV460、电容器C7至C9以及与非门ND452延迟的 时间点的时段期间被使能。

第三脉冲信号发生部453包括多个反相器IV461至IV465，多个电容器C10至C12、 以及与非门ND453。第三脉冲信号发生部453被配置成在时钟使能信号CKE被使能成 逻辑高电平时产生第三脉冲信号PLSCKE，所述第三脉冲信号PLSCKE从时钟使能信 号CKE被反相器IV461和IV462以及与非门ND453被延迟的时间点到时钟使能信号 CKE被反相器IV463至IV465、电容器C10至C12以及与非门ND453延迟的时间点的 时段期间被使能。

RS锁存部454包括两个与非门ND454和ND455，且被配置成被输入第一脉冲信号 PLS41和第二脉冲信号PLS48作为设置信号，以及被输入第三脉冲信号PLSCKE作为 复位信号，并产生锁存信号LAT。RS锁存部454产生从第一脉冲信号PLS41或第二脉 冲信号PLS48产生的时刻到第三脉冲信号PLSCKE产生的时刻被使能成逻辑高电平的 锁存信号LAT。

缓冲器455包括两个反相器IV466和IV467，且被配置成缓冲锁存信号LAT并产 生控制信号CON。

以这种方式配置的控制信号发生单元45产生从第一校准信号CAL41或第二校准信 号CAL48被使能成逻辑高电平的时刻到时钟使能信号CKE被使能成逻辑高电平的时刻 被使能的控制信号CON。

参见图7，锁存块5包括多个反相器IV51至IV54，且被配置成与选通信号CALSTB 同步地锁存第一命令/地址信号CA<1>，并且产生第一锁存命令/地址信号LATCA<1>。

参见图8，选择性锁存块6包括第一锁存单元61、第二锁存单元62以及选择性传 送单元63。

第一锁存单元61包括多个反相器IV61至IV64，且被配置成在第一校准信号CAL41 被使能成逻辑高电平的时段期间与选通信号CALSTB同步地锁存第二命令/地址信号 CA<2>，并且产生第二锁存命令/地址信号LATCA<2>。

第二锁存单元62包括多个反相器IV65至IV68，且被配置成在第二校准信号CAL48 被使能成逻辑高电平的时段期间与选通信号CALSTB同步地锁存第三命令/地址信号 CA<3>，并且产生第三锁存命令/地址信号LATCA<3>。

选择性传送单元63包括三个与非门ND61至ND63，且被配置成在第一校准信号 CAL41被使能成逻辑高电平的时段期间传送第二锁存命令/地址信号LATCA<2>作为选 择性锁存命令/地址信号LATCA<SEL>，以及在第二校准信号CAL48被使能成逻辑高电 平的时段期间传送第三锁存命令/地址信号LATCA<3>作为选择性锁存命令/地址信号 LATCA<SEL>。

以下将参照图9描述在如上述配置的半导体系统中执行的操作。

首先，在时间T1，随着控制器2将第一进入命令MRW41施加到半导体器件3，第 一校准信号CAL41、校准信号CAL以及控制信号CON被使能成逻辑高电平。

此后，时钟使能信号CKE被禁止成逻辑低电平。为了半导体器件3执行校准操作， 应禁止时钟使能信号CKE。

在时间T2，锁存块5与选通信号CALSTB同步地锁存第一命令/地址信号CA<1>， 并产生第一锁存命令/地址信号LATCA<1>。选择性锁存块6与选通信号CALSTB同步 地锁存第二命令/地址信号CA<2>，并产生由附图标记X表示的第二锁存命令/地址信号 LATCA<2>。多路复用器8在控制信号CON被使能成逻辑高电平的时段期间传送第一 锁存命令/地址信号LATCA<1>以及由附图标记X表示的第二锁存命令/地址信号 LATCA<2>。此后，随着时钟使能信号CKE被使能成逻辑高电平，控制信号CON被禁 止成逻辑低电平。多路复用器8在控制信号CON被禁止成逻辑低电平的时段期间被输 入第一至第三命令/地址信号CA<1:3>并输出储存在存储器单元中的数据DATA。

接着，在时间T3，随着控制器2将第二进入命令MRW48施加到半导体器件3，第 二校准信号CAL48、校准信号CAL以及控制信号CON被使能成逻辑高电平。

此后，时钟使能信号CKE被禁止成逻辑低电平。为了半导体器件3执行校准操作， 应该禁止时钟使能信号CKE。

在时间T4，锁存块5与选通信号CALSTB同步地锁存第一命令/地址信号CA<1>， 并产生第一锁存命令/地址信号LATCA<1>。选择性锁存块6与选通信号CALSTB同步 地锁存第三命令/地址信号CA<3>，并产生由附图标记Y表示的第三锁存命令/地址信号 LATCA<3>。多路复用器8在控制信号CON被使能成逻辑高电平的时段期间传送第一 锁存命令/地址信号LATCA<1>以及由附图标记Y表示的第三锁存命令/地址信号 LATCA<3>作为输出信号OUT。控制器2被反馈输出信号OUT，将第一至第三命令/地 址信号CA<1:3>的建立/保持时间与建立/保持时间规范进行比较，并控制第一至第三命 令/地址信号CA<1:3>的建立/保持时间。此后，随着时钟使能信号CKE被使能成逻辑高 电平，控制信号CON被禁止成逻辑低电平。多路复用器8被输入第一至第三命令/地址 信号CA<1:3>，并在控制信号CON被禁止成逻辑低电平的时段期间输出储存在存储器 单元中的数据DATA作为输出信号OUT。

然后，在时间T5，随着控制器2将第一进入命令MRW41施加到半导体器件3，第 一校准信号CAL41、校准信号CAL以及控制信号CON被使能成逻辑高电平。

此后，时钟使能信号CKE被禁止成逻辑低电平。为了半导体器件3执行校准操作， 应该禁止时钟使能信号CKE。

在时间T6，锁存块5与选通信号CALSTB同步地锁存第一命令/地址信号CA<1>， 并产生第一锁存命令/地址信号LATCA<1>。选择性锁存块6与选通信号CALSTB同步 地锁存第二命令/地址信号CA<2>，并产生由附图标记X表示的第二锁存命令/地址信号 LATCA<2>。多路复用器8在控制信号CON被使能成逻辑高电平的时段期间传送第一 锁存命令/地址信号LATCA<1>以及由附图标记X表示的第二锁存命令/地址信号 LATCA<2>。此后，随着时钟使能信号CKE被使能成逻辑高电平，控制信号CON被禁 止成逻辑低电平。多路复用器8被输入第一至第三命令/地址信号CA<1:3>，并在控制信 号CON被禁止成逻辑低电平的时段期间输出储存在存储器单元中的数据DATA作为输 出信号OUT。

在时间T7，随着控制器2施加退出命令MRW42，第一校准信号CAL41和校准信 号CAL被禁止成逻辑低电平。此后，随着时钟使能信号CKE被使能成逻辑高电平，半 导体器件3中断校准操作。由于时钟使能信号CKE被使能成逻辑高电平，控制信号CON 被禁止成逻辑低电平。多路复用器8被输入第一至第三命令/地址信号CA<1:3>，并在控 制信号CON被禁止成逻辑低电平的时段期间传送储存在存储器单元中的数据DATA作 为输出信号OUT。

从以上描述明显可见的是，在根据本发明一个实施例的半导体器件中，即使在命令 /地址信号的数目大于数据焊盘的数目的情况下，也可以通过锁存命令/地址信号来控制命 令/地址信号的建立/保持时间。

出于说明的目的，以上公开了本发明的实施例。本领域的技术人员将会理解，在不 脱离如所附权利要求所公开的本发明范围和主旨的情况下可以进行各种修改、增加以及 替换。