包括位线气隙和字线气隙的非易失性存储器以及对应的制造方法

摘要

提供一种非易失性存储器阵列中的气隙隔离以及关联的制造处理。可由位线气隙(436)至少部分地提供在衬底的相邻有源区域之间的电隔离，该位线气隙在有源区域之间在列方向上伸长。至少一个封盖(434)被形成在每个隔离区上方，所述封盖至少部分地盖在空气上以提供对应的气隙的上端点。封盖可以沿相邻电荷存储区的侧壁而至少部分地形成。在不同实施例中，使用选择性生长处理来在隔离区上方形成封盖条带，以限定气隙。还提供了在存储元件的相邻行之间在行方向上伸长的字线气隙(487)。选择性生长处理涉及由催化剂层的沉积或由离子注入而实现的电荷存储区的表面的改性。

说明书

优先权

本应用要求下列优先权：

于2010年6月19日提交的Purayath等人的题为“Air Gap Isolation in  Non-Volatile Memory”的第61/356,603号美国临时专利申请(代理人案号： SAND-01476US0)，通过引用方式将其全部内容并入本文中；以及

于2010年6月20日提交的Purayath等人的题为“Air Gap Isolation in  Semiconductor Device”的第61/356,630号美国临时专利申请(代理人案号： SAND-01477US0)，通过引用方式将其全部内容并入本文中。

技术领域

本公开的实施例涉及高密度半导体设备(例如非易失性存储器)，以及制造 其的方法。

背景技术

在大多数集成电路应用中，被分配以实现各种集成电路功能的衬底面积持 续减小。例如，半导体存储器设备以及它们的制造工艺不断改进以满足对可在 给定硅衬底区域中存储的数据的量的增加的要求。这些要求寻求增加给定尺寸 的存储卡或其它包类型的封装的存储容量并且/或者减小其尺寸。

包括闪速电可擦除可编程只读存储器(EEPROM)的EEPROM和电可编程 只读存储器(EPROM)属于最流行的非易失性半导体存储器。一种流行的闪速 EEPROM的架构采用了NAND阵列，该NAND阵列具有通过一个或多个在单 独的位线和公共源极线之间的选择晶体管连接的大量存储单元串。图1是示出 单个NAND串的俯视图，图2是其等效电路。在图1和图2中描绘的NAND串 包括四个晶体管100、102、104和106，其串联在第一选择栅极120和第二选择 栅极122之间。选择栅极120将NAND串经由位线触头126连接至位线。选择 栅极122将NAND串经由源极线触头128而连接至公共源极线。每个晶体管100、 102、104和106是一个单独的存储元件，并包括控制栅极和浮置栅极。例如， 晶体管100包括控制栅极100CG和浮置栅极100FG，晶体管102包括控制栅极 102CG和浮置栅极102FG，晶体管104包括控制栅极104CG和浮置栅极104FG， 晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到字 线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1， 并且控制栅极106CG连接到字线WL0。

注意到，虽然图1和图2示出NAND串中的四个存储单元，但是四个晶体 管的使用仅作为示例来提供。NAND串可以有少于四个的存储单元或多于四个 的存储单元。例如，一些NAND串将包括8个存储单元、16个存储器单元、32 个存储器单元或更多个存储器单元。

当前闪速EEPROM阵列的电荷存储元件是最常用导电浮置栅极，通常由掺 杂多晶硅材料制成。在闪速EEPROM系统中可用的另一存储器单元类型利用了 非导电介电材料来替代导电浮置栅极，以形成能够以非易失性方式存储电荷的 电荷存储元件。这种单元被描述在Chan等人的文章“A True Single-Transistor  Oxide-Nitride-Oxide EEPROM Device”(1987年3月的IEEE电子器件快报，EDL-8 卷，3号，93-95页)中。由氧化硅、氮化硅和氧化硅(ONO)形成的三层电介 质夹在存储器单元沟道上方的半导电衬底的表面与导电的控制栅极之间。通过 将电子从单元沟道注入到氮化物中对该单元进行编程，在该氮化物中，电子被 捕获并存储在有限区域中。这种存储的电荷随后以可检测的方式改变该单元的 一部分沟道的阈值电压。通过将热空穴注入氮化物中来擦除存储器单元。又见 Nozaki等人的“A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor  Disk Application”(1991年四月的IEEE固态电路期刊，26卷，4号，497-501页)， 其描述了在分离栅极式结构中的类似单元，在该结构中，掺杂的多晶硅栅极在 存储器单元沟道的一部分内延伸以形成独立的选择晶体管。

典型非易失性闪存阵列的存储器单元被分成一起擦除的离散的单元块。即， 块包含可一起作为擦除单元单独擦除的最小数量的单元，尽管超过一个块可以 在单一擦除操作中被擦除。此外，更近的存储器可以提供比块更小的单元的擦 除。每个块通常存储一页或多页数据，其中一页包括作为编程和读取的基本单 元而同时受到数据编程和读取操作的最小数量的单元，尽管多于一页可以在单 一操作中被编程或读取。每页通常存储一个或多个扇区的数据，扇区的大小由 主机系统限定。一个示例是512字节的扇区的用户数据，这遵循使用磁盘驱动 器建立的标准，加上与用户数据和/或存储其的块有关的附加信息的一定数量的 字节。

随着集成电路应用中对于更高密度的要求增加，制造工艺已演变为减小电 路元件(例如晶体管的栅极和沟道区)的最小特征尺寸。随着特征尺寸已经减 小，其中已经对传统NAND存储器阵列进行修改以减小与小特征尺寸关联的寄 生电容。

附图说明

图1是NAND串的俯视图。

图2是图1描绘的NAND串的等效电路图。

图3是NAND闪速存储器阵列的一部分的平面图。

图4是沿图3中描绘的闪速存储器阵列的部分的A-A线取得的正交横截面 图。

图5是两个NAND串的一对四字线长部分的三维示图。

图6是描述根据本公开的一个实施例的形成位线和字线气隙的方法的流程 图。

图7A-7T是在一个实施例中通过可以根据图6的方法制造的非易失性存储 器阵列的一部分的正交横截面图。

图8A-8E是通过描绘图6的方法的变型的非易失性存储器阵列的一部分的 正交横截面图。

图9是描绘根据一个实施例的形成位线和字线气隙的方法的流程图。

图10A-10O是在一个实施例中可以根据图9的方法制造的非易失性存储器 阵列的一部分的正交横截面图。

图11A-11F是通过描绘图9的方法的变型的非易失性存储器阵列的一部分 的正交横截面图。

图12是描述根据本公开的一个实施例的形成位线和字线气隙的方法的流程 图。

图13A-13R是在一个实施例中可以根据图12的方法制造的非易失性存储器 阵列的一部分的正交横截面图。

图14是描述根据本公开的一个实施例的形成位线和字线气隙的方法的流程 图。

图15A-15N是在一个实施例中可以根据图14的方法制造的非易失性存储器 阵列的一部分的正交横截面和立体图。

图16描绘根据一个实施例的存储器阵列的组织结构的示例。

图17是描述可被制作或用于实现所公开的技术的实施例的存储器系统的示 例的框图。

图18是描绘感测块的一个实施例的框图。

具体实施方式

本公开的实施例涉及高密度半导体存储器，更具体地说，涉及在非易失性 存储器中的离散的设备之间的电隔离。电隔离由在列(位线)方向形成的气隙 和/或在行(字线)方向形成的气隙而至少部分地提供。提供了非易失性存储器 阵列和相关的制造方法。

在列方向上形成的气隙(被称为位线气隙)可提供在行方向上的相邻设备 之间的电隔离。例如，非易失性存储元件的相邻列(例如NAND型非易失性存 储器中的相邻串)可使用在衬底中在相邻列下方的有源区域之间形成的气隙来 隔离。虽然针对NAND型非易失性存储器进行了原理性描述，但应理解的是， 本文中描述的各种气隙可用在利用存储元件的列和/或行布置的其它阵列上。

在一个实施例中，气隙形成在衬底中在衬底的相邻有源区域之间。气隙可 形成在衬底中蚀刻的预先定义的隔离区中。封盖材料的条带可在隔离区上方在 列方向上被拉长而形成。这些封盖条带可在随后处理步骤期间在气隙内密封或 以其它方式抑制材料的累积。封盖条带的部分在导致单独的封盖的随后处理中 可以除去，其中执行额外操作以密封或以其它方式保持材料被除去的隔离区中 的气隙。例如，额外的气隙可以形成在行方向。用于对这些气隙限定上端点的 封盖材料(被称为字线气隙)可以额外地对位线气隙的部分限定上端点。

在一个实施例中，介电封盖材料选择性地沿电荷存储材料的相邻条带的侧 壁(或其一部分)生长。电荷存储材料的条带是各个层堆栈列的每一部分。列 包括电荷存储条带与衬底表面之间的一层隧道介电材料。封盖的材料至少临时 地限定气隙的上端点区域。注意到，即使当使用下文中描述的衬垫时，一些量 的封盖材料也可以在隔离区生长。因此选择性地生长材料并不排除材料在隔离 区中部分生长。当材料选择性地生长在层(例如电荷存储条带层)上时，它以 比在隔离区更快的速度生长或累积，使得封盖至少部分地盖在隔离区中的空气 上。

在一个示例中使用催化剂辅助选择性生长处理。催化剂层在对衬底进行蚀 刻之前沿侧壁形成以限定隔离区。隔离区随后在衬底中被蚀刻在电荷存储材料 的相邻条带之间。随后使用催化剂层来选择性地生长封盖材料。封盖材料在隔 离区上方在列方向上被伸长。选择性生长处理采用催化剂层以促进沿电荷存储 材料的侧壁生长。封盖材料没有积聚在隔离区来填充区域。因此，封盖材料包 括在隔离区中的部分覆盖空气处的下表面。

在另一个示例中，使用了表面修改辅助生长处理。电荷存储条带受到离子 注入，以促进沿其侧壁的生长。在对条带之间的隔离区进行蚀刻以后，封盖材 料在电荷存储条带上选择性地生长。材料进行累积以在覆盖隔离区的位置处汇 集。材料的至少一部分覆盖每个隔离区中的空气，以为隔离区中的气隙定义上 端点。

图3中以平面示出了可根据本公开的实施例制造的NAND型存储器阵列的 示例。BL0-BL4表示至全局竖直金属位线(未示出)的位线连接。经由示例来 在每个串中示出四个浮置栅极存储器单元。通常，各个串包括16、32或更多 的存储器单元，以形成一列存储器单元。标记为WL0-WL3的控制栅极线(字 线)在浮置栅极的行上延伸跨过多个串(通常在多晶硅中)。图4是沿图3的 A-A线得到的横截面图，其描绘了多晶硅层P2，控制栅极线由该多晶硅层形成。 控制栅极线通常在浮置栅极上方被形成为自对准堆栈，并且通过中间介电层162 被电容耦合到浮置栅极。串的顶部和底部通过选择晶体管(栅极)170和172而 分别连接到位线和公共源极线。栅极170由选择线DSL控制并且栅极172由选 择线SSL控制。浮置栅极材料(PI)可对选择晶体管的控制栅极短路以被用作 有源栅极。通过增加控制栅极上的电压，在浮置栅极和控制栅极之间的电容耦 合使浮置栅极的电压能够上升。在编程期间通过下述方式读取和验证一列内的 独立单元：通过将相对高电压置于串中的剩余单元的相应字线以及通过将相对 低电压置于一个被选字线以致使所述剩余单元难以开启，以使得流经每个串的 电流首要仅取决于在被选字线下面的寻址单元中存储的电荷的电平。一般针对 大量并联的串感测该电流，以沿着一行并联的浮置栅极读取电荷电平状态。在 第5,570,315号、第5,774,397号和第6,046,935号美国专利中找到作为存储器系 统的一部分的NAND存储器单元阵列架构及其操作的示例。

图5是可以被制造为更大闪速存储器阵列的一部分的两个示例性NAND串 302和304的三维框图。图5以示例描绘串302和304上的四个存储器元件。图 5描绘在P阱320下方的N阱326。位线或y方向沿着NAND串行进，并且字 线或x方向垂直于NAND串或位线方向行进。字线方向也可以被称为行方向而 位线方向称为列方向。图5中未示出N阱336下方的P型衬底。在一个实施例 中，控制栅极形成字线。可形成导电层336的连续层，其一贯地横跨行，以便 提供公共字线或为在该字线上的每个设备提供控制栅极。在这样的情况下，这 个层可以被认为在层交叠对应的浮置栅极层332的点为每个存储器元件形成控 制栅极。在其它实施例中，各个控制栅极可以被形成，然后由独立形成的字线 互连。

当制造包括如图5中描绘的NAND串的NAND型非易失性存储器系统时， 在相邻串之间的字线方向上提供电隔离。在图5描绘的实施例中，由隔离区306 将NAND串302与NAND串304分开。通常，在这种隔离区域中在相邻NAND 串之间形成绝缘材料或电介质。

根据本公开的实施例，在列(位线)和/或行(字线)方向引入了气隙，以 在存储器结构中在紧密间隔的组件之间形成电隔离。气隙可减少相邻电荷存储 区(例如浮置栅极)之间、相邻控制栅极之间和/或相邻浮置栅极与控制栅极之 间的寄生干扰。气隙可包括各种材料成分，并且不需要对应于大气。例如，元 素气体的浓度可以在气隙区域中变化。在固体材料没有形成在半导体结构中时 气隙仅仅是空隙。

在一个实施例中，(例如，对中间介电材料)使用高介电常数(K)材料。 高K材料可增强控制栅极和浮置栅极之间的耦合。在一个实施例中利用了自对 准高K方法，以减少或消除通过中间介电材料的电荷转移。在一个实施例中使 用薄金属/电荷捕获型浮置栅极，以减少或消除对于可以与传统多晶硅浮置栅极 共存的弹道电荷编程问题的关注。

图6是描述根据一个实施例的使用气隙隔离制造非易失性存储器的方法的 流程图。图7A-7T是可根据图6中的方法制造的非易失性存储器阵列的一个示 例的正交横截面图。描绘了行或字线方向中的处理，包括由隔离区分隔的衬底 中的有源区域的形成。在位线或列方向上将气隙形成为隔离区的部分。使用催 化剂选择性介电生长处理以在衬底中蚀刻的沟槽的上部分处形成封盖条带，以 在进一步处理之前密封沟槽。所描述的实施例仅是示例性的，其精确形式不应 该被视为限制本公开。确切的材料、尺寸和处理顺序可以根据给定实现方式的 要求而改变。注意到，各种特征的尺寸不一定是按比例绘制的。

在步骤502处，执行初始处理以为存储器制造来制备衬底。通常，在将层 堆栈形成在衬底表面上方之前，在衬底上形成一个或多个阱(例如三阱)。例如， 也可以使用p型衬底。可以在p型衬底内创建n型阱并且也可以在n型阱内创 建p型阱。存储器阵列的各种单元可以在各个p型阱内形成。该阱可以被注入 和退火，以掺杂衬底。零层形成步骤也可以先于阱形成。

在步骤504处，在衬底表面上方形成初始层堆栈。图7A是在存储器阵列 400的行方向或字线方向上沿着x-轴的横截面图，示出了在衬底402的表面上方 形成的层堆栈401。在这个示例中，层堆栈401包括隧道介电层(TDL)404、 电荷存储层(CSL)406、牺牲层(SL)408以及一个或多个硬掩模层(HML) 410。注意到，当一个或多个层在两个层之间时，以及当两个层直接接触时，该 两个层中的一层可以说在另一层上方。

在一个实施例中，隧道介电层404是由热氧化生长的氧化物(例如，SiO2) 的薄层，尽管也可以使用不同的材料和处理。除另有注明外，可以使用化学气 相沉积(CVD)处理、金属有机CVD处理、物理气相沉积(PVD)处理、原子 层沉积(ALD)处理或其它合适的技术来形成本文中描述的各种层。在一个实 施例中，该隧道氧化层被形成为约8纳米(nm)厚度。虽然未示出，但一个或 多个高电压栅极介电区可以在形成隧道介电层之前或之后被形成在外围电路 区。高电压栅极介电区可以形成比隧道介电层更厚的厚度(例如，30-40nm)。

在一个实施例中，电荷存储层是多晶硅浮置栅极层。(相对于衬底表面的) 电荷存储层的竖直尺寸或厚度可以根据实施方式改变。在一个实施例中，电荷 存储层的竖直尺寸为30nm。在另一个示例中，电荷存储层的竖直尺寸为 70-80nm。

介电电荷存储材料、金属和非金属纳米结构(例如碳)也可用于电荷存储 材料的层。在一个实施例中，电荷存储层是形成电荷捕获型浮置栅极层的金属 层。薄金属电荷捕获型浮置栅极可减少对于可能与传统多晶硅浮置栅极一起出 现的弹道电荷编程问题的关注。在一个实施例中，金属浮置栅极层形成10nm和 20nm之间的厚度。在另一个实施例中，使用了大于20nm或小于10nm的金属厚 度。在一个实施例中，金属浮置栅极层是具高功函数的金属。在一个示例中， 该金属是钌。可使用其它金属例如钛、钨、钽、镍、钴等，以及它们的合金(例 如，TiN、WN、TaN、NiSi、CoSi、WSix)。

在一个实施例中，牺牲层408是氮化硅(SiN)层，尽管也可以使用其它材 料。在一个实施例中，硬掩模层412是氧化物或氧化物和氮化物的组合，尽管 也可以使用其它材料。在一个示例中，层412是四乙基原硅酸盐(TEOS)。

在步骤506，层堆栈被形成图案。在步骤506施加的第一图案对应于存储器 阵列的预期列并且可以在x轴方向或行上重复。图案也对应于由隔离区分隔的 衬底的预期有源区域。在一个实施例中，使用光致抗蚀剂的传统光刻来将硬掩 模层410形成图案为在y轴方向上伸长的条带，其中在x轴方向上相邻条带间 具有间隔。硬掩模层可被形成图案为在存储器阵列区域处的第一子图案以及在 外围电路区域处的一个或多个不同的子图案，以在衬底中限定在x轴方向上具 有不同尺寸的有源区域。也可以使用间隔辅助的图案、纳米压印的图案、和其 它的图案化技术以形成减小的特征尺寸下的硬掩模层的条带。可在第二或行方 向上重复的图案可以限定蚀刻的第一方向以形成目标存储器阵列的列。

在形成图案后，在步骤508对层堆栈进行蚀刻。使用在步骤506中形成的 第一图案来对层堆栈进行蚀刻。层堆栈被蚀刻成层堆栈列。术语层堆栈用来指 代在整个处理中在衬底上形成的层。因此，层堆栈401可以指代作为对初始层 堆栈进行蚀刻的结果的层堆栈列的集。

图7B描绘在一个实施例中蚀刻后的存储器阵列。蚀刻形成层堆栈列403， 该层堆栈列403在y轴方向上伸长而在x轴方向上在其之间具有间隔。每一堆 栈列403包括隧道介电条带(TDS)414、电荷存储条带(CSS)416、牺牲条带 (SS)418和硬掩模条带(HMS)420。在一个实施例中，反应离子蚀刻与各种 组合的蚀刻化学一起使用来蚀刻不同的层，然而，也可使用任何合适的蚀刻处 理。

在步骤510，沿着层堆栈列的竖直侧壁来形成第一催化剂层和可选的保护衬 垫。催化剂层是具有促进在随后处理步骤中施加的封盖层的生长和/或粘附的属 性的材料。例如，催化剂可以为籽晶材料，而封盖层将在随后沉积周期期间在 该籽晶材料上生长。催化剂可以为如下所述的材料：在该材料上，氧化物或氮 化物在：完全不形成氧化物或氮化物或者不如在硅材料(例如衬底)上那样快 的速率形成氧化物或氮化物的过程中生长和粘附。可选的保护衬垫可沿催化剂 层的竖直侧壁形成，以在随后处理步骤期间保护它。

图7C描绘了在形成催化剂层422和保护衬垫424以后步骤510的结果。沿 层堆栈列403的竖直侧壁405来形成催化剂层。进而，沿催化剂层的竖直侧壁 形成保护衬垫424。在一个示例中，催化剂材料是厚度为大约0.5nm的氧化物(例 如氧化铝(AlOx))。可沉积催化剂层，并随后回蚀以留下沿列的侧壁的各个部 分。

在一个实施例中，催化剂层通过引入催化剂或催化剂前体形成随后含硅前 体(气体)用于保形的催化剂层的生长。催化剂或催化剂前体可以包括铝基前 体，比如三甲基铝(Al(CH 3)3)、苯丙锡(二甲氨基)铝(Al2(N(CH 3)2)6)或 三甲基铝(AL(CH3)3)、三乙基铝(Al(CH2CH3)3)或三氯化铝(AlCl3)。 可使用其它前体。含硅前体可以包括(但不限于)硅烷醇和硅烷双醇，例如烷 氧基硅烷醇(alkoxysilanol)、烷基烷氧基硅烷醇、烷基烷氧基硅烷双醇和烷氧基 硅烷双醇。其它前体可包括三(叔丁氧基)硅烷醇((C.sub.4H.sub.90).sub.3SiOH)， 三(叔戊氧基)硅烷醇((C.sub.5H.sub.11O).sub.3SiOH)、二(叔丁氧基)硅烷 双醇((C.sub.4H.sub.9O).sub.2Si(OH).sub.2)和甲基二(叔戊氧基)硅烷醇。前 体暴露可以被重复任意多次，以形成期望厚度的催化剂层。

在步骤512，衬底被蚀刻以形成隔离区。衬底被分成置于层堆栈列下面的有 源区域以及分开有源区域的隔离区或沟槽。图7D描绘在蚀刻以形成隔离区430 之后的存储器阵列。隔离区430由在每个层堆栈列403下方的有源区域421分 开。在一个示例中，衬底中的隔离区的深度为200nm。可使用不同深度，例如， 在一个实施例中从180nm至220nm的深度范围。

在步骤512，在衬底中沿着隔离区的露出的表面来形成介电衬垫。衬垫覆盖 每个隔离区的侧壁和下表面。在另一个实施例中，没有介电衬垫被形成在隔离 区。图7E描绘在一个示例中在每个沟槽内形成介电衬垫432以后的存储器阵列。 在一个实施例中，衬垫是热生长氧化物例如可以使用直接部分氧化来形成。氧 化物衬垫432在硅衬底的露出的表面上而不是在催化剂层422或保护层424上 生长。也可以例如通过将衬垫选择性地沉积在隔离区中而在其它实现方式中使 用其它处理和材料(例如，高温氧化物(HTO))。在一个示例中，衬垫厚度为 4nm或更小。在其它示例中，也可使用较大的厚度。如在图7E中所示，蚀刻区 430和形成衬垫432可以致使除去保护衬垫432。在其它示例例中，保护衬垫可 以保留。

在步骤516，使用第一催化剂层形成封盖条带。每个封盖条带在衬底中盖在 隔离区上面以提供在对应的隔离区中限定了气隙的坚固上表面或封盖。具体地， 在隔离区中每个条带的下表面限定气隙的上端点。每个条带的下表面在对应的 隔离区中至少部分地盖在空气上面。每个气隙具有由在对应的隔离区的底部的 介电衬垫的上表面限定的下端点。

图7F描绘了在一个实施例中的步骤516的结果。封盖条带434盖在隔离区 430上面并且在每个隔离区中限定了气隙436。气隙在y方向上伸长。它们在y 方向上延伸以提供衬底的相邻有源区域421之间和/或相邻层堆栈列403的组成 部分之间的电隔离。气隙的竖直尺寸(相对于衬底表面)和行尺寸(沿x轴) 可改变，以满足给定实现方式的特定需求(例如，合适的隔离参数)。气隙可以 被形成在隔离区的一部分以及相邻层堆栈列之间的空间的一部分中，或者仅在 隔离区内，如图7F所示。

在图7F中，描绘了下述示例：使用在催化剂层422而非在隔离区430中的 衬垫432上选择性地生长的层。在一个示例中使用了在铝氧化物(AlOx)催化 剂层上选择性地生长的氧化物。条带434可以为高密度等离子体(HDP)氧化 物的条带。可使用循环沉积处理来沿着层422的竖直侧壁选择性地沉积条带434 的材料。在一个实施例中，将催化剂422用作籽晶层，以使用脉冲层沉积(PLD) 处理。不同的前体可被循环沉积，以使氧化物封盖材料434沿催化剂422生长。 在一个实施例中，在脉冲激光沉积处理中引入硅氧化物前体气体以形成条带 434。在另一个实施例中，使用了CVD处理。在一个示例中，可使用如在第 7,863,190号美国专利中描述的处理来选择性地沉积氧化物条带434，将上述美 国专利的全部内容以引用方式并入本文中。

如图所示，材料434不在隔离区内形成衬垫432。在催化剂422充分延伸到 衬底表面的水平面的这个示例中，所得到的封盖条带在衬底表面的水平面处具 有下表面。虽然示出在各列之间以直线延伸，但是封盖条带的下表面可以具有 凹或凸形状，使得气隙436的上端点在衬底表面下方或在衬底表面上方。在其 它示例中，一些量的封盖材料可以在隔离区内积聚。然而，由于促进了在催化 剂层上的选择性生长，在隔离区中的累积的速率比在催化剂层上累积的速率低。 因此，在填充隔离区之前，材料在隔离区上方汇集，使得每个封盖条带的至少 一部分盖在其对应的隔离区中的空气上面。例如，这可被称为沿催化剂层或电 荷存储区选择性地生长封盖条带。

图7F进一步描绘了化学机械抛光或回蚀处理以除去硬掩模层420并平坦化 条带418和434的结果。从牺牲条带418和封盖条带434的交错条带来形成平 坦的上表面。

在步骤518，封盖条带在相邻层堆栈列之间的空隙内凹进。图7G描绘了在 一个示例中的步骤518的结果。每个封盖条带434的上表面凹进在每个电荷存 储条带416的上表面下方。催化剂层也凹进。凹进的量可以由实施方式的不同 而改变。在一个示例中，在封盖条带434的上表面与电荷存储条带的上表面的 水平面之间的距离是70-80nm，虽然也可以使用不同的距离。在一个实施例中， 使用可对氧化物434选择的反应离子蚀刻，以在没有蚀刻或基本上没有蚀刻牺 牲条带418或电荷存储条带416的情况中回蚀氧化物。牺牲条带418的任何剩 余部分都可被除去，如在图7H所示。

在步骤520，形成了中间介电层。在一个实施例中，中间介电层是氧化物、 氮化物和氧化物(ONO)的三层，具有厚度为约9-12nm，虽然也可以使用各种 材料和厚度。在一个实施例中，高K(介电常数)材料用于中间电介质，以减 少或消除通过中间层的电荷转移，而同时提供增强的控制栅极到浮置栅极耦合。

在步骤522，在层堆栈的上表面上方形成控制栅极层。在一个实施例中，控 制栅极层是多晶硅。可在原位或形成后掺杂多晶硅。在另一个实施例中，控制 栅极层被形成在金属的至少部分处。在一个示例中，控制栅极层具有由多晶硅 形成的下部分以及由金属形成的上部分。可以在多晶硅和金属之间形成阻挡层， 以防止硅化。控制栅极层可经由示例方式(当远离衬底表面移动时从层至上层) 包括：阻挡金属和金属；阻挡金属、多晶硅和硅化物；阻挡金属和硅化物(例 如，FUSI)；多晶硅、阻挡金属和金属。阻挡金属可以包括但不限于：Ti、TiN、 WN和TaN或与具有合适电子功函数的相关合金的组合。金属可以包括但不限 于：W、WSix或其它相似的低电阻率金属。硅化物可以包括但不限于：NiSi、 CoSi。在一个示例中，控制栅极层是多晶硅，其在被蚀刻成控制栅极之后受到 硅化以形成局部或完全硅化的控制栅极结构。控制栅极层可以由化学气相沉积 (CVD)、原子层沉积(ALD)、电镀或其它技术形成。

图7H描绘了一个实施例中的步骤520和522的结果。中间介电层440被形 成在衬底上方。在此示例中使用保形沉积处理，以使中间介电层形成为沿封盖 条带434和每个电荷存储条带416的侧壁和上表面大致均匀的厚度。控制栅极 层442被形成在中间介电层上方。在一个示例中，控制栅极层是多晶硅层，形 成为约100nm的深度，尽管也可使用各种材料(例如金属)或被形成为不同的 厚度。在另一个实施例中，牺牲条带和封盖可被抛光或回蚀以除去牺牲条带并 创建平坦表面而没有使封盖凹进。在这种情况下，可形成扁平型的单元结构。

在步骤524处，在层堆栈上方施加第二图案。形成第二图案以在与使用第 一图案进行蚀刻的方向正交的方向上进行蚀刻。第二图案可以包括硬掩模材料 和/或光致抗蚀剂的条带，或其它合适掩模的条带，其在沿着x轴的行方向上伸 长，并且在沿y轴的列方向上条带之间具有间隔。可使用该图案来限定每个存 储单元的电荷存储区的栅极长度。

图7I是沿图7H的B-B线获取的横截面图，描绘了设备在y轴方向或位线 方向上的横截面。图7I描绘在形成第二图案之后的步骤524的结果。在控制栅 极层442上方形成一个或多个硬掩模层444。应用光致抗蚀剂或其它图案化药剂 的条带465。条带对应于用于控制栅极和电荷存储区的预期的列尺寸。根据第二 图案的蚀刻将被用于限定电荷存储区在列方向或位线方向上延伸的栅极长度。

在步骤526，控制栅极层在中间介电层上方被蚀刻成在行方向上伸长的各个 控制栅极。蚀刻穿过控制栅极层并在蚀刻中间介电层前停止。可以蚀刻中间介 电层的某个部分，但蚀刻在完全蚀刻了中间介电层之前结束。

图7J描绘在一个实施例中的步骤526的结果。硬掩模层444被蚀刻成硬掩 模条带454并且控制栅极层442被蚀刻成控制栅极452。在一个实施例中，控制 栅极452形成存储器阵列的字线。在另一个实施例中，可以形成字线并且连接 到控制栅极。

在步骤528，第二催化剂层被形成在控制栅极的竖直侧壁上，并且可选地被 形成在硬掩模条带454的侧壁上。如关于第一催化剂层所述，第二催化剂层使 随后形成的层能够生长和/或粘附或促进随后形成的层的生长和/或粘附(在这种 情况下为下面描述的临时封盖层)。也可沿第二催化剂层的侧壁来形成可选的保 护衬垫。

图7K描绘在一个实施例中的步骤528的结果。使用选择性生长处理沿控制 栅极452的竖直侧壁407来形成第二催化剂层456，以在控制栅极上只形成催化 剂。在一个示例中，催化剂是厚度为约0.5nm的氧化物(例如氧化铝(AlOx))， 但是也可以如上所述使用其它材料和厚度。可沉积催化剂层，并随后回蚀以如 所示使各个部分沿列侧壁，而露出在相邻控制栅极之间的中间介电条带440。

在步骤530，使用第二图案再次蚀刻层堆栈。蚀刻继续穿过中间介电条带 440、电荷存储条带416和可选的某些或所有隧道介电条带414。也可以使用反 应离子或其它合适的蚀刻处理，并且可以使用一个或多个蚀刻化学来应用于蚀 穿堆栈的各个层。

图7L描绘一个实施例中的步骤530的结果。蚀刻形成了层堆栈行411。层 440被蚀刻成中间介电条带(IDS)460并且电荷存储条带416各自被蚀刻成一 列电荷存储区(CSR)466。取决于蚀刻的深度，在行方向上的蚀刻也将封盖条 带434蚀刻成各个封盖(未示出)。在将层堆栈蚀刻成行后，可执行注入处理以 创建n+源极/漏极区。在一个实施例中，通过将n型掺杂物(例如砷或磷)注入 到在与位于电荷存储区下面的衬底沟道区相邻的位置处的p阱，而创建n+源极/ 漏极区。

在步骤532，临时封盖在控制栅极之间形成。在一个示例中，临时封盖是使 用PLD形成的氧化物(例如HDP氧化物)。在一个实施例中，以直接粘附到催 化剂层456来沉积封盖材料。在另一个实施例中，PLD处理中的一个或多个前 体与催化剂层起反应以生长封盖材料。

图7M描绘一个实施例中的步骤532的结果。临时封盖470在控制栅极452 之间沿催化剂层456的长度方向竖直延伸而形成。封盖在相邻的控制栅极之间 在列方向上充分延伸。

图7N描绘可选的间隔物电介质474的形成。在硬掩模条带454之间在封盖 470的上表面上方形成间隔物电介质。在一个实施例中为氧化物的间隔物电介质 如所示出的那样可被沉积以盖在封盖和硬掩模条带454上。在沉积之后，可使 用回蚀或抛光处理，以除去多余的间隔物材料，并且创建层堆栈的平坦的上表 面，如图7O中所示。对氧化物474进行蚀刻形成氧化物间隔物484。

在步骤534，临时封盖凹进到控制栅极的上表面的水平面以下。图7P描绘 在一个实施例中的步骤534的结果。使用硬掩模条带，氧化物间隔物484和临 时封盖可被蚀刻以使封盖凹进在控制栅极以下。此处理露出每个控制栅极的上 部分，以能够进行后续硅化。

在步骤536，控制栅极被硅化。可以在步骤538形成各种硅化物。例如，可 以形成金属Si合金(例如NiSi、CoSi2、TiSi2)。在一个实施例中，形成完全硅 化(FUSI)的控制栅极。金属可被沉积在控制栅极的露出的表面上，然后通过 快速热退火处理，以创建硅化物。沉积的金属与露出的多晶硅起反应，以将控 制栅极转变为完全硅化的控制栅极。

图7Q描绘在一个实施例中的步骤536的结果。每个控制栅极的上部分453 被转变成硅化物。在步骤538，例如通过对氧化物进行选择性蚀刻来除去临时封 盖。图7R描绘在一个实施例中的步骤538的结果。

在步骤540，介电衬垫沿层堆栈行的侧壁形成。图7S描绘在一个实施例中 的步骤540的结果。在控制栅极452的上表面上方以及在隧道介电条带414的 露出的上表面上方，沿层堆栈行的侧壁413来形成衬垫484(例如，氧化物)。 也可以沿位线气隙436露出的行(在y方向上延伸)的侧壁(图中未示出)来 形成介电衬垫。

在步骤542，形成字线气隙封盖以限定层堆栈行之间的字线气隙。气隙在x 方向上伸长。它们在x方向上延伸以提供相邻的层堆栈行的组成部分之间的电 隔离或屏蔽。气隙的竖直尺寸和列尺寸(沿y轴)可改变以满足给定实现方式 下的特定要求。气隙在相邻的单元行之间在字线方向上延伸。在一个示例中， 气隙从衬底表面上方(由隧道介电层414和衬垫486将二者分开)延伸到控制 栅极452的上表面上方。在其它示例中，气隙可以更小或更大。

图7T描绘一个示例中的步骤544的结果，其中使用非保形的沉积处理而在 层堆栈行上方形成封盖层488。通过使用非保形的沉积处理，材料488将不平均 地沉积在层堆栈行的上部分处。在一个实施例中，层488是氧化物(例如，TEOS、 PECVD硅烷氧化物或HDP氧化物)，但是在其它实现方式中也可以使用其它材 料(例如氮化物)。材料488迅速累积，以在行之间的空间上方的位置处汇集， 从而形成在x方向上伸长的气隙487。材料488在层堆栈行的竖直侧壁413的一 部分上沿衬垫486朝衬底表面竖直延伸。这个竖直尺寸的量将限定在材料486 的下表面处的气隙的上端点。在这个示例中，看到气隙竖直延伸超出控制栅极 的上表面的水平面。尽管未示出，但是电介质488的某部分可以进入行之间的 空间。电介质488的这个部分可以升高气隙的下端点。任何累积都很小并且仅 最低程度地减少气隙的大小。尽管未示出，但是可以应用抛光或回蚀步骤以从 层488形成各个封盖。封盖层488可被抛光，以形成对字线气隙487进行密封 的塞子。可创建平面表面以用于进一步的处理步骤。

注意到，如图7L所示进行蚀刻以形成层堆栈行可以蚀穿在层堆栈行之间的 封盖条带434的部分。如图7N所示形成的临时封盖470防止在随后处理期间位 线气隙中的材料累积。最后，由层488形成的字线气隙封盖其后在由进行蚀刻 以形成层堆栈行所产生的那些露出部分处提供位线气隙的上端点，。从层488形 成的封盖可以一起形成位线气隙的上端点。因此，位线气隙可以具有与位置对 应的两个不同的竖直尺寸。在另一个实施例中，条带434可以不被蚀穿。

在步骤546，完成了前端处理。在一个示例中，步骤546可以包括互连选择 和外围电路晶体管的浮置栅极和控制栅极区。可使用通孔(via)或接触孔等来 形成外围栅极连接，以形成对各个栅极区的接触或将多个晶体管连接到公共控 制线。选择栅极晶体管可具有短路到控制栅极区的其浮置栅极区，以形成单一 栅极结构。阵列连接也可被图案化并形成。在形成接触等之后，可根据已知技 术进一步执行后端处理以形成金属层等来完成设备。可执行各种后端处理来完 成阵列的制造。例如，可沉积钝化介电层，随后形成金属导电线和通孔，以在 存储单元串等的末端处将该线与源极和漏极区相连。

图8A至图8F是沿y轴的正交横截面图，该正交横截面图描绘用于形成字 线气隙487的另一个实施例。图8A描绘如图7L中所示的、在将控制栅极层442 蚀刻成控制栅极452并形成第二催化剂层456之后的层堆栈。在这个示例中， 第二催化剂层完全沿牺牲条带454的侧壁和上表面、以及控制栅极452的侧壁 来形成。在形成催化剂之后，中间介电条带440和电荷存储条带416被蚀刻， 如图8B中所示。封盖条带470的临时封盖层469被形成，如图8C中所示。如 上面所描述的，PLD处理可以用于在第二催化剂层456上选择性地生长封盖层。 封盖材料在相邻的控制栅极和牺牲条带454之间完全在列方向上延伸。

图8D描绘抛光或回蚀之后的层堆栈以形成平坦上表面。对封盖材料进行回 蚀形成了在行方向上伸长的各个封盖470。随后各个封盖如在图8E所示凹进在 控制栅极的水平面以下。牺牲条带454用作回蚀氧化物和催化剂层的掩模，而 保护控制栅极。在使封盖凹进后，牺牲条带可以被除去。然后处理可以如图7R 所示通过对露出的控制栅极进行硅化来继续。

在不使用硅化的控制栅极的一个实施例中，可在没有形成催化剂层的情况 下如图7L所示通过将层堆栈蚀刻成行411来形成字线气隙。然后，如图7S所 示形成衬垫486，随后如图7T所示形成封盖材料。

图9和图10A-10N描述形成位线和字线气隙的另一个实施例。所描述的实 施例仅是示例性的，并且其精确形式不应被视为限制本公开。气隙再次作为隔 离区部分而形成在位线中或列方向上。在本实施例中，使用了表面改性诱导选 择性生长处理来在隔离区的上部分形成封盖条带。

在图9的步骤552-554，衬底进行处理，然后形成层堆栈。图10A是通过历 经制造的存储器阵列沿x轴得到的横截面图，该横截面图描绘在一个实施例中 的步骤552-554的结果。如上面那样，隧道介电层404、电荷存储层406、牺牲 层408和一个或多个硬掩模层410组成了层堆栈401。

层堆栈在步骤556被形成图案，并且在步骤558被蚀刻，再次停止在衬底 表面。在步骤560，电荷存储条带受到随后在电荷存储条带处诱导封盖材料的选 择性生长的表面改性。

图10B描绘在一个实施例中的步骤556-560的结果，其中，层堆栈行403 如上所述在y轴方向(列方向)上伸长。在图10B中，描绘了离子注入用于表 面改性的一个示例。可使用离子注入以修改电荷存储材料的表面，并形成轻至 中度掺杂的电荷存储条带。如下文中更充压盖元件”gland分描述的那样，电 荷存储层的掺杂浓度(例如n型杂质)可被选择在小于随后形成的控制栅极材 料的浓度的水平。然而，掺杂浓度可以高于传统电荷存储区，以使得在随后处 理步骤中的封盖层能够选择性生长。

在步骤562，衬底被蚀刻以形成隔离区，该隔离区分隔层堆栈列下的有源区 域。图10C描绘在一个实施例中的步骤562的结果，其中隔离区430分隔有源 区域421。

在步骤564，在电荷存储条带上以及可选的其它堆栈层上选择性地生长封盖 层。图10D描绘在一个实施例中的步骤564的结果。在形成为条带431之后在 这里示出的封盖层在电荷存储条带的侧壁上生长，以填充电荷存储条带之间的 空间。如所示出的那样，在这个示例中选择性生长处理不唯一地限于表面改性 的电荷存储条带。封盖层还可以在隔离区的下表面和侧壁上、在隧道介电条带 414和牺牲条带418的侧壁上或沿这些表面的部分而形成。然而，电荷存储条带 的表面改性使封盖层更迅速地形成在电荷存储条带的改性侧壁上。因此，虽然 封盖层也可以在隔离区中生长，但是其沿改性侧壁更快速地累积。因此，封盖 层在隔离区430上方汇集，在它们上方密封或(至少临时地)提供上封盖，以 使气隙436在隔离区中形成。封盖层沿层堆栈列更快速地累积，以使得在区域 被完全填充之前，封盖层汇集以提供隔离区和气隙的上表面。氧化物将在沟槽 的上部分处“修剪”或形成固体桥或介电封盖。在这个示例中，限定了气隙436 的上端点的封盖层的下表面位于衬底表面上方。在另一个示例中，封盖可以延 伸到沟槽中。图10D还描绘抛光或回蚀处理的结果以建立平坦的层堆栈表面。 在这个示例中，除去硬掩膜条带420。回蚀从封盖层形成了独立封盖431。

在一个实施例中，封盖层是使用高密度等离子体化学气相沉积处理 (HDP-CVD)形成的氧化物。在沉积处理中，可以以第一比率应用TEOS和臭 氧(O3)的混合物，以在改性表面上形成成核层。成核层也可以在未处理的表 面上形成，但是不如在改性表面上累积更大量那么迅速。在形成成核层之后， TEOS与臭氧的比率可以被修改，以促进电荷存储条带的改性表面上的氧化物的 选择性生长。例如，可以增加臭氧的量。可使用在比在单晶硅衬底上沉积氧化 物更快的多晶硅电荷存储层上沉积氧化物的其它沉积技术。

在步骤566，形成中间介电层，并在步骤568，形成控制栅极层。在一个实 施例中，封盖433可以首先被凹进，然后如图7G所述剥去剩余的牺牲条带418。 以这种方式，中间介电层和控制栅极层可被至少部分地形成在电荷存储条带之 间的空间中，以通过在行方向上缠绕在电荷存储区周围来改善控制栅极和在下 面的电荷存储区之间的耦合。在另一个实施例中，牺牲条带和封盖可被抛光或 回蚀以除去牺牲条带并建立平坦的表面而没有使封盖凹进。在这种情况下，可 形成平面型单元结构。

图10E是图10D中沿C-C线得到的存储器阵列的横截面图。图10E描绘包 括隧道氧化物条带414和电荷存储条带416的层堆栈。牺牲条带418已被除去， 并已形成中间介电层440、控制栅极层442和一个或多个硬掩模层444。

在步骤570，第二图案在层堆栈上方形成。第二图案包括与在步骤556处应 用的第一图案的方向(列方向)正交的方向(行方向)上延伸的条带(未示出)。 在步骤572，使用第二图案来将控制栅极层442蚀刻成控制栅极。图10F描绘在 一个实施例中的步骤570和572的结果。使用光致抗蚀剂或一些其它图案化药 剂的条带来将硬掩模层444蚀刻成条带454。随后条带454被用作掩模来将控制 栅极层蚀刻成控制栅极452。当到达中间介电层440时蚀刻停止。

在步骤574，控制栅极侧壁的表面被改性。图10G示出使用离子注入来在 控制栅极452上形成改性表面457的实施例。在一个实施例中，在步骤574的 注入的浓度比在步骤560对电荷存储层的注入而使用的浓度高。以这种方式， 可促进随后处理中的在控制栅极条带上的选择性生长处理，同时抑制或致使在 电荷存储层处较慢生长。在一个示例中，控制栅极层和电荷存储层都是多晶硅。

在步骤576，使用条带454来进一步蚀刻层堆栈。在一个实施例中，蚀刻继 续到隧道介电层，但是也可以继续穿过隧道电介质的全部或某些部分。图10H 描绘在一个实施例中的步骤576的结果。层堆栈行411在隧道介电条带和隔离 区430上方在行方向上延伸。每个层堆栈行包括硬掩膜条带454、控制栅极452、 中间介电条带460和电荷存储区466。通过除去行之间的封盖431的部分，蚀刻 可以露出位线气隙。如下文描述的，封盖和字线气隙的形成随后为在那些露出 区域处的气隙提供上端点。

在步骤578，临时封盖层在控制栅极的竖直侧壁的改性表面上选择性地生 长。如所描述的，控制栅极受到比电荷存储区的掺杂浓度高的离子注入。以这 种方式，在多晶硅上选择性地生长的电介质(例如，氧化物)可应用于在控制 栅极条带的侧壁上选择性地生长临时封盖层，而不在电荷存储层的侧壁上生长 (或不以那么快的速度生长)。

图10I描绘在一个实施例中的步骤578的结果。封盖材料在控制栅极452 的改性表面502上选择性地生长以形成临时封盖471。如同在步骤564形成的封 盖条带431一样，封盖层在受到离子注入而改性的表面上选择性地生长。在这 个示例中，改性促进在多晶硅控制栅极层上的封盖层的生长。在其它实施例中， 一些量的封盖层也可以在电荷存储区468上的未改性表面上生长。然而，改性 致使封盖材料在控制栅极层上比在电荷存储层上有更快的生长速度。因此，封 盖材料在控制栅极的累积比在电荷存储区上的累积更快。类似地，一些量的封 盖层可以在中间介电条带460和隧道介电条带414上生长。以这种方式，封盖 材料在行之间的空间被完全填充之前在那些空间上方汇集。因此，在空间被填 充之前形成密封或固体上表面。

在步骤580，临时封盖被凹进，以使得其上表面位于控制栅极的上表面的水 平面以下。在一个实施例中，以在图8D-8E中描述的相同方式将牺牲氮化物条 带用作掩模而对封盖的氧化物材料进行回蚀以使临时封盖直接凹进。在另一个 实施例中，如图10J中所示形成间隔物电介质474(例如，氧化物)。间隔物材 料和硬掩膜条带454被平坦化以形成条带454之间的间隔物484，如图10K中 所示。氮化物随后被用作掩模，以使封盖471凹进在控制栅极452的水平面以 下。在凹进了封盖471之后除去牺牲氮化物条带454。图10L描绘在凹进了封盖 471之后的存储器阵列。

在步骤582，控制栅极被硅化。图10M描述在一个实施例中的步骤582的 结果。控制栅极452已被硅化以为每个控制栅极创建金属硅化物的末端部分453。 在硅化了控制栅极之后，在步骤584从层堆栈行之间的空间中除去临时封盖。 在封盖被除去之后，在层堆栈行的竖直侧壁上方并沿其而形成介电衬垫。图10N 描绘在一个实施例中的步骤582和步骤584的结果。在控制栅极452的上表面 上方并沿控制栅极452、中间介电条带460和电荷存储区466的竖直侧壁来形成 介电衬垫486。

在步骤586，使用永久字线气隙封盖而将气隙至少部分地形成在层堆栈行之 间的空间中。图10O描绘在一个实施例中的步骤586的结果，在该实施例中， 如前述的使用非保形的沉积处理来在层堆栈行上形成封盖层488。尽管未示出， 但是可应用抛光或回蚀步骤以从层488形成各个封盖。在步骤588，前端处理完 成。

在不使用硅化的控制栅极的一个实施例中，可在没有对控制栅极执行表面 改性的情况下如图10H中所示通过将层堆栈蚀刻成行411来形成字线气隙。如 图10N中所示可在蚀刻后执行形成衬垫486，随后如图10O中所示形成封盖材 料。

此外，如图7J-7T或图8A-8E中所示的使用催化剂层来形成临时字线气隙 的处理可以被图10E-10O中描绘的字线气隙形成处理所替代。同样地，如图 10E-10O中描绘的使用表面改性的处理可以代替图7J-7T中描绘的字线气隙形成 处理。

图11A-11F是描绘用于步骤552至564中形成位线气隙的图9的处理的变 型的横截面图。图11A示出在处理衬底402之后的步骤552-556的结果，形成 层堆栈401和形成图案(未示出)。在形成图案后，如在步骤558所述来蚀刻层 堆栈，并且在步骤560离子被注入到电荷存储条带中。在注入电荷存储条带之 后，保护衬垫被应用到层堆栈行以保护电荷存储条带的改性表面。图11B描绘 沿层堆栈行401的竖直侧壁形成的氮化物衬垫421。可以使用保形的沉积处理和 回蚀来形成衬垫，以沿层堆栈行形成衬垫。回蚀从在层堆栈行之间的位置处的 衬底表面除去衬垫。

在形成衬垫之后，如图11C所示衬底被蚀刻以形成隔离区430。衬垫421 在该蚀刻处理期间保护电荷存储条带416的侧壁。衬垫可避免对电荷存储条带 的改性表面的损坏，以使随后在电荷存储区上方的封盖层的选择性生长保持促 进。

在将衬底蚀刻成隔离区之后，如图11D所示，氧化物沟槽衬垫432在隔离 区中生长。衬垫432沿隔离区432的下表面和侧壁形成。在一个示例中，衬垫 的厚度为3-4nm。在一个示例中衬垫432为氧化物。可使用热氧化处理来在隔离 区内选择性地生长衬垫432。在其它示例中，可使用沉积处理来在隔离区中选择 性地生长衬垫。

在形成沟槽衬垫432之后，如图11E中所示除去氮化物层堆栈衬垫421和 氮化物牺牲条带418。在一个实施例中使用反应离子蚀刻处理以选择性地除去氮 化物而不除去衬垫432。

在除去氮化物418和421之后，介电封盖层被选择性地形成在隧道介电条 带414和电荷存储条带418的侧壁上，如图11F所示。各个封盖433在相邻的 层堆栈列之间形成。在这个示例中介电封盖层不累积在隔离区430内。沟槽衬 垫432(氧化物)覆盖硅衬底并且抑制封盖层在内的生长。在形成封盖之后，如 图10E-10O所示，处理继续以将层堆栈蚀刻成行并形成字线气隙。

图12和13A-13N描述形成位线和字线气隙的另一个实施例。所描述的实施 例仅是示例性的，且其精确形式不应该被视为限制本公开。气隙再次作为隔离 区的部分而在位线中或列方向上形成。在本实施例中，在形成隔离区之后，使 用波形花纹处理来形成电荷存储条带。电荷存储区形成有盖在隔离区上的竖直 侧壁。封盖层随后在相邻的电荷存储条带之间生长以形成位线气隙。所描述的 实施例仅是示例性的，且其精确形式不应该被视为限制本公开。

在步骤602，衬底经历初始处理，然后在步骤604形成初始层堆栈并在步骤 606形成第一图案。图13A描绘在一个实施例中的步骤602至606的结果。在 这个示例中，层堆栈701包括护垫层704、牺牲层706、硬掩模层708和图案条 带710。在一个特定示例中，护垫层为氧化物，牺牲层为SiN，并且硬掩模层是 为氧化物。图13A和下面所述描绘在外围电路区域和设备的存储器阵列部分处 的处理。

在步骤608，将层堆栈蚀刻成层堆栈列，并将衬底蚀刻成由隔离区分隔的有 源区域。图13B描绘在形成层堆栈列703、有源区域721和隔离区730之后在一 个示例中的步骤608-610的结果。牺牲层706已被蚀刻成条带716并且护垫层 704已被蚀刻成条带714。

在步骤612处，隔离区填充有隔离材料。图13C-13D描绘在一个示例中用 于填充隔离区的处理。如图13C所示，隔离衬垫732(例如热生长或沉积的氧化 物)在隔离沟槽中形成。在形成衬垫后，如图13D所示，隔离材料752(例如 氧化物)被沉积以完成沟槽的填充。可应用抛光或回蚀处理，以在额外处理之 前提供平坦表面。

在步骤614，如图13E所示除去牺牲条带。可使用选择性蚀刻处理。除去牺 牲条带保留了在衬底表面上方延伸的隔离材料的突出部753。图13F描述可选的 瘦身处理的结果以在行方向上使突出部的尺寸变细。可使用选择性和非选择性 回蚀。使突出部变细除去了护垫条带714。

在步骤616，隧道介电条带和电荷存储条带在衬底表面上方在隔离材料的相 邻突出部753之间形成。图13G描绘在一个实施例中的步骤616的结果。在这 个示例中，在隧道介电条带724是热生长的氧化物。电荷存储条带726被多晶 硅沉积以填充在相邻的突出部之间的空间。在形成电荷存储条带之后，层堆栈 被抛光或回蚀至至少突出部的上表面的水平面。以这种方式，多晶硅的离散条 带在相邻的突出部之间形成。

在步骤618，使隔离材料凹进在衬底表面以下。可以使用用于使隔离材料凹 进的不同技术。图13H-13L描绘用于使隔离材料凹进的一个示例，包括使电荷 存储条带变细。如图13H所示，外围电路区域覆盖有掩模728。在形成掩模之 后，应用对氧化物有选择性的回蚀处理，以使突出部753凹进至电荷存储条带 的上表面与衬底的上表面之间的水平面。在一个示例中，突出部被凹进至电荷 存储条带的上表面以下60-100nm的水平面。

在使突出部凹进之后，如图13I所示使电荷存储条带变细。在通过使突出部 凹进而露出的电荷存储条带的侧壁的位置处减小电荷存储条带在行方向上的尺 寸。可应用选择性回蚀处理。在使电荷存储条带变细之后，如图13J所示除去掩 模728并且应用氮化物的牺牲层730。可使用沉积处理以填充在相邻的电荷存储 条带之间的空间。可选择性地回蚀氮化物，以沿着电荷存储条带的露出的侧壁 而形成间隔物732，如图13K所示。掩模734再次被应用在外围电路区域上方， 随后使隔离材料凹进到衬底表面以下，如图13L所示。氮化物间隔物用作掩模， 以在蚀刻处理期间保护电荷存储条带。在一个示例中，使绝缘材料凹进至衬底 表面以下40-150nm的水平面。

在步骤620，使用电荷存储条带之间的封盖条带来形成位线气隙。图13M 描绘在一个实施例中的步骤620的结果。使隔离材料凹进露出了氮化物间隔物 下面的电荷存储条带的竖直侧壁。在一个示例中封盖条带735是由热氧化而形 成的氧化物。氧化物在电荷存储条带的露出的多晶硅而非隔离区或氮化物间隔 物中的衬垫732上选择性地生长。因此，封盖条带盖在隔离区中的空气上以形 成气隙736。气隙从凹进的隔离材料的上表面竖直延伸到封盖条带735的下表面。 在其它实施例中，封盖材料的某些部分可以在隔离区内形成。然而，在相邻的 电荷存储条带之间实现的小尺寸便于封盖材料的汇集以在隔离区完全填充之前 密封气隙。

在步骤622，在除去氮化物间隔物之后形成中间介电层。在步骤624，在中 间介电层上方形成控制栅极层。图13N描绘在一个实施例中的步骤622至624 的结果。使用保形的沉积处理来沿所有露出表面平均地形成中间介电层740。以 这种方式，在形成中间介电层之后在电荷存储条带之间的空间保留。然后应用 控制栅极层742，以填充电荷存储条带之间的保留空间。

在步骤626，在层堆栈上方应用第二图案。形成第二图案以在与使用第一图 案蚀刻的方向正交的方向上进行蚀刻。第二图案可以包括硬掩模材料和/或光致 抗蚀剂的条带，或其它合适掩模的条带，其沿x轴在行方向上伸长，并且沿y 轴在列方向上在条带之间具有间隔。图案限定每个存储器单元的电荷存储区的 栅极长度。

图13O是沿图13N的D-D线取得的横截面图，该横截面图描绘设备在y轴 方向或位线方向的横截面。图13O描绘在形成第二图案以后步骤626的结果。 在控制栅极层742上方形成一个或多个硬掩模层744和光致抗蚀剂或其它图案 化药剂的条带745。

在步骤628，层堆栈被蚀刻成层堆栈行。图13P描绘步骤628的结果。在这 个示例中，蚀刻继续进行，直到到达隧道介电层为止。在其它示例中，蚀刻可 以继续进行，直到到达衬底表面为止。在另一个示例中，隧道介电层的某些部 分被蚀刻而没有完全蚀穿该层。蚀刻形成了层堆栈行711。硬掩模材料被蚀刻成 硬掩模条带(HMS)754并且控制栅极层被蚀刻成控制栅极(CG)752。在一个 实施例中，控制栅极752形成字线。中间介电层740被蚀刻成中间介电条带(IDS) 750。电荷存储条带726被蚀刻成各个电荷存储区(CSR)或浮置栅极756。在 将层堆栈蚀刻成行之后，可执行注入处理以创建n+源极/漏极区。在一个实施例 中，通过将n型掺杂剂(例如砷或磷)注入到p阱来创建n+源极/漏极区。

在步骤630，气隙至少部分地形成在层堆栈行之间的空间中。气隙在x方向 上伸长。它们在x方向上延伸以提供在相邻层堆栈行的元素之间的电隔离或屏 蔽。气隙的竖直尺寸和列尺寸(沿y轴)可以改变，以满足给定实现方式下的 特定要求。

图13Q描绘在一个示例中的步骤630的结果，其中，使用非保形的沉积处 理来将封盖层786形成在层堆栈行上方。在硬掩模条带754上的上表面上方， 并且在隧道介电条带724的露出的上表面上方，介电衬垫784(例如氧化物)沿 层堆栈行的侧壁形成。介质衬垫也可以沿位线气隙736露出的行(在y方向上 延伸)的侧壁(未示出)形成。封盖层786通过使用非保形的沉积处理来累积， 并在行之间的空间上方的位置处汇集，以形成在x方向上伸长的气隙788。材料 786在层堆栈行的竖直侧壁413的一部分上沿衬垫784朝衬底表面竖直延伸。竖 直尺寸的量限定在材料786的下表面处的气隙的上端点。在这个示例中，看到 气隙竖直延伸超出控制栅极条带752的上表面的水平面。尽管未示出，但是电 介质786的某些部分可以进入行之间的空间。电介质786的这部分可以升高气 隙的下端点。任何累积都很小并且仅最低程度地减少气隙的大小。尽管未示出， 但是可应用抛光步骤以从层786形成各个封盖。

在步骤632，完成前端处理。

图14和图15A-15O描述牺牲填充材料被形成在层堆栈列之间的空间和隔离 区中的另一个实施例。此材料保留在存储器阵列中，直到在控制栅极层被蚀刻 成字线并且电荷存储层条带被蚀刻成各个电荷存储区之后。然后除去该材料， 以形成位线气隙。在描述的实施例中，包括描述的尺寸和材料仅是示例性的， 且其精确形式不应该被视为限制本公开。

在图14的步骤602至606，对衬底进行处理，随后形成和图案化初始层堆 栈。图15A是通过历经制造的存储器阵列沿x轴取得的横截面图，该横截面图 描绘在一个实施例中的步骤602-606的结果。隧道介电层904、电荷存储层906 和牺牲层组成层堆栈901。一个或多个硬掩模层(未示出)可以被图案化并且蚀 刻，以形成第一图案。

在步骤808，层堆栈被蚀刻成层堆栈列，并且在步骤810，衬底被蚀刻成由 隔离区分隔的有源区域。图15B描绘在一个实施例中的步骤808-810的结果， 形成了层堆栈行903、隔离区930和有源区域921。

在步骤812，牺牲材料在相邻层堆栈列之间的空间和隔离区中形成。图15C 描绘在一个实施例中的步骤812的结果。在这个示例中，沟槽衬垫950(例如 HTO)首先沿隔离区的竖直侧壁和下表面形成。然后，形成牺牲材料952以完 成隔离区和空间的填充。在一个实施例中，材料952是相对于衬垫950具有高 蚀刻选择性的旋涂式电介质(SOD)。在一个示例中，牺牲薄膜是硼硅酸盐玻璃 (BSG)或其它类型的氧化物。在另一个示例中，可使用旋涂式碳 (spin-on-carbon)。也可使用其它材料例如多晶硅、氮化硅(SiN)或疏松的聚 硅氮烷(PSZ)，例如基于PSZ的无机旋涂式玻璃(SOG)材料。可以选择牺牲 薄膜以用于相对于衬垫的高蚀刻选择性，以使得以比衬垫更快的速度进行蚀刻。 可通过跳过退火来实现材料952至材料950的高蚀刻选择性。通过不退火填充 材料952，或通过不以与衬垫950相同的程度退火填充材料952，可以得到在层 952和衬垫950之间的高蚀刻选择性。层堆栈901现在包括填充材料在衬底表面 上方延伸的部分。在一个实施例中，牺牲薄膜是旋涂电介质(SOD)。

在步骤814，使牺牲材料凹进至电荷存储层的条带的上表面以下的水平面。 图15D描绘在一个实施例中的步骤814的结果。通过将氮化物条带928用作掩 模，可应用选择性蚀刻处理来使氧化物牺牲材料凹进。凹进牺牲材料以使得其 上表面低于电荷存储条带的上表面的水平面，提供了可填充有中间电介质和控 制栅极材料的控制栅极之间的空间。

在步骤816，形成中间介电层和控制栅极层。图15E描绘在一个实施例中的 步骤816的结果。牺牲条带928首先被除去，以露出电荷存储条带的上表面。 中间介电层940和控制栅极层942在层堆栈上方形成。在这个示例中，IDL 940 使用保形的沉积处理来形成，以在露出的表面上均匀形成IDL，使得一些空间保 留在相邻的电荷存储条带926之间。在形成IDL之后，例如通过沉积一层多晶 硅来形成控制栅极层。控制栅极层也可以由金属或者多晶硅和金属的组合来形 成。

在步骤818，在层堆栈上方形成第二图案。形成第二图案以用于在与使用第 一图案进行蚀刻的方向正交的方向上进行蚀刻。第二图案可以包括硬掩模材料 和/或光致抗蚀剂的条带，或其它合适掩模的条带，其沿x轴在行方向上伸长， 并且沿y轴在列方向上在条带之间具有间隔。图案限定每个存储器单元的电荷 存储区的栅极长度。

图15F是沿图15E的E--E线取得的横截面图，该横截面图描绘设备在y轴 方向或位线方向上的横截面。图15G是沿图15E的F--F线取得的横截面图，该 横截面图同样描绘设备在y轴方向或位线方向上的横截面。图15F和图15G都 描述在形成第二图案之后步骤818的结果。在控制栅极层上方形成一个或多个 硬掩模层944。随后应用光致抗蚀剂或其它图案化药剂的条带945来对硬掩膜层 进行蚀刻。

在步骤820，使用第二图案而将层堆栈蚀刻成层堆栈行。使用光致抗蚀剂来 蚀刻硬掩膜层，然后使用硬掩模条带来蚀刻剩余的层堆栈。在步骤822，在层堆 栈行上方形成介电衬垫。

图15H(A--A线)和图15I(B--B线)描述在一个实施例中的步骤620和 步骤622的结果。在这个示例中，隧道介电材料不被蚀刻，使得层堆栈行911 包括电荷存储区976、中间介电条带960、控制栅极962和硬掩模条带964。在 其它实施例中，可以蚀刻隧道电介质。可以使用反应离子或其它合适的蚀刻处 理。可以应用一个或多个蚀刻化学以蚀穿堆栈的各个层。电介衬垫970(例如， 氧化物)在硬掩模条带的上表面上方沿层堆栈行的侧壁形成。介电衬垫也可以 沿位线气隙露出的行(在y方向上延伸)的侧壁(未示出)形成。在一个示例 中，可沉积和回蚀氧化物以沿各个层堆栈行的侧壁形成侧壁薄膜。可以使用传 统的间隔物形成处理。

图15J是存储器阵列的立体图，该立体图描绘在图15H-15I的横截面图中所 示的处理中的点。沿层堆栈行911之一的侧壁形成保护电介质衬垫970。为清楚 起见，衬垫970被描述为在x轴方向上沿侧壁仅部分延伸。间隔物实际上将沿 每个层堆栈行的长度完全延伸。每个层堆栈行包括在每个竖直侧壁上的衬垫 970。

在随后处理步骤期间衬垫将保护每个层堆栈行。在一个实施例中，针对衬 垫材料相对于牺牲薄膜952的蚀刻选择性来选择衬垫材料。以这种方式，牺牲 薄膜可随后在层堆栈侧壁不暴露于各种蚀刻化学的处理中被除去。这将保护控 制栅极层和电荷存储层以及各种介电层的侧壁。

图15J示出回蚀衬垫材料露出了在沟槽930中的牺牲材料952。露出了牺牲 材料952对应于相邻层堆栈行之间的空间的上表面905的一部分。这使随后处 理能够除去牺牲材料，以形成位线方向上的气隙。

在步骤826，牺牲材料被除去，以在隔离区中形成位线气隙。在一个实施例 中，使用反应离子蚀刻(RIE)化学的湿蚀刻处理被使用，虽然也可以使用其它 合适的蚀刻处理(例如，干蚀刻处理)。如前面所描述的，对牺牲薄膜进行选择 性蚀刻处理，以使在没有除去隔离区中的衬垫950和层堆栈行上的侧壁间隔物 510的情况下，可除去牺牲薄膜。

图15K-15L描绘在一个实施例中的步骤826的结果。图15K是沿F--F线取 得的横截面图，图15L是立体图。牺牲材料952已从隔离区930和层堆栈列之 间的区域除去。蚀刻以通过对衬垫970进行回蚀露出的材料开始从隔离区除去 薄膜。蚀刻还除去层堆栈行上下面的隔离区中的牺牲材料。在蚀刻竖直向下进 行到隔离区之后，蚀刻将在行下面从侧面开始进攻牺牲材料。蚀刻将在衬垫970 的后面进一步继续进行，以除去在隔离区和衬底表面上方延伸的牺牲材料的部 分。蚀刻除去在字线或行方向上相邻的电荷存储区976和中间介电区960之间 的材料。可以不除去一些牺牲材料。因此，除去牺牲材料并不一定必须包括除 去所有材料。

除去牺牲材料形成气隙937。在隔离区930中在列方向上伸长气隙。气隙从 衬底表面以下延伸至中间介电区的上表面的水平面。如前面所描述的，在不同 的实施例中气隙可以具有不同的竖直尺寸。气隙可以不用延伸深至隔离区域内， 并且也可以不用那么远地延伸到衬底表面上方。另外，在其它实施例中，气隙 可以在隔离区内或在相邻层堆栈列之间唯一地形成。

在步骤828，在相邻的层堆栈行之间形成在行或字线方向上延伸的字线气 隙。在一个实施例中，如图6和图7A-7J所述形成字线气隙。衬垫970可保护 层堆栈行的侧壁，使得可以省略额外的材料。在一个示例中，沿衬垫970的竖 直侧壁形成封盖层986以形成字线气隙988。在一个示例中，封盖层可以朝衬底 表面竖直延伸到牺牲条带964的上表面的水平面，尽管在其它示例中也可以形 成其它尺寸。

图15M描绘在一个示例中的步骤828的结果，其中，使用非保形的沉积处 理而将封盖层986形成在层堆栈行上方。沿层堆栈行的侧壁形成介电衬垫984 (例如氧化物)。虽然未示出，可应用抛光步骤来从层986形成各个封盖，如前 面描述的那样。

在步骤880，可如上所述完成前端处理。

图16描绘可以使用所公开的技术的一个或多个实施例来制造的存储器单元 阵列1052的示例性结构。作为一个示例，描述了被划分为1024个块的NAND 闪速EEPROM。在每个块中存储的数据可被同时擦除。在一个实施例中，块是 被同时擦除的单元的最小单位。在这个示例中，每个块中具有被划分为偶数列 和奇数列的8512个列。位线也被划分为偶数位线(BLE)和奇数位线(BLO)。 图16示出串联连接的四个存储器单元，以形成NAND串。虽然示出包含在每个 NAND串中的四个单元，但也可使用多于或少于四个(例如，16、32或另一个 数字)的单元。NAND串的一端经由第一选择晶体管(也称为选择栅极)SGD 而连接到对应的位线，并且另一端经由第二选择晶体管SGS而连接到公共源极。

在对于一个实施例的存储器单元的读取操作和编程操作期间，4256个存储 器单元被同时选择。被选存储器单元具有相同的字线(例如WL2-i)，以及同类 型位线(例如，偶数位线)。因此，532个字节的数据可被同时读取或编程。被 同时读取或编程的这532字节的数据形成逻辑页。因此，在这个示例中，一个 块可存储至少八页。当每个存储器单元存储两位数据(例如，多级单元)时， 一个块存储16页。在另一个实施例中，形成了利用全位线结构的存储器阵列， 以使得块内的每个位线(包括在x方向上相邻的位线)被同时选择。

在其它实施例中，位线不被划分成奇数位线和偶数位线。这样的架构通常 被称为全位线架构。在全位线架构中，块的所有位线在读取和编程操作期间同 时被选择。沿公共字线并连接到任何位线的存储器单元同时被编程。在其它实 施例中，位线或块可被打散成其它的分组(例如，左和右分组、两个以上的分 组等)。

图17示出了非易失性存储设备1010，其可以包括一个或多个存储器裸片或 芯片1012。该存储器裸片1012包括(二维或三维)存储器单元阵列1000、控制电 路1020及读/写电路1030A和1030B。在一个实施例中，通过各种外围电路对存 储器阵列1000的存取是在该阵列的相对两侧以对称方式实现的，从而每一侧的 存取线路和电路的密度减少一半。读/写电路1030A和1030B包括多个感测块 1300，该感测块1300允许一页存储器单元被并行读取或编程。存储器阵列1000 可经由行解码器1040A和1040B由字线寻址，并且可经由列解码器1042A和 1042B由位线寻址。在一般实施例中，在与一个或多个存储器裸片1012相同的 存储器设备1010(例如，可拆卸存储卡或包)中包括控制器1044。经由线1032在 主机和控制器1044之间以及经由线1034在控制器和一个或多个存储器裸片 1012之间传送指令和数据。一种实现方式可包括多个芯片1012。

控制器电路1020与读/写电路1030A和1030B协作，以对存储器阵列1000 执行存储器操作。控制电路1020包括状态机1022、片上地址解码器1024及功 率控制模块1026。状态机1022提供存储器操作的芯片级控制。片上地址解码器 1024提供地址接口以将主机或存储器控制器使用的地址转换为解码器1040A、 1040B、1042A和1042B使用的硬件地址。功率控制模块1026在存储器操作期 间对供应给字线和位线的功率和电压进行控制。在一个实施例中，功率控制模 块1026包括一个或多个电荷泵，其可创建大于供给电压的电压。

在一个实施例中，控制电路1020、功率控制电路1026、解码器电路1024、 状态机电路1022、解码器电路1042A、解码器电路1042B、解码器电路1040A、 解码器电路1040B、读/写电路1030A、读/写电路1030B和/或控制器1044中的 一个或任何组合可被称为一个或多个管理电路。

图18是单个感测块1300的框图，该单个感测块1300被划分为核心部分(被 称为感测模块1280)和公共部分1290。在一个实施例中，对于每一位线会具有单 独的感测模块1280，且对于多个感测模块1280的集合会具有一个公共部分 1290。在一个示例中，感测块将包括一个公共部分1290和八个感测模块1280。 一个组中的每一感测模块经由数据总线1272与关联的公共部分通信。对于进一 步的细节，参照公开号为2006/0140007的美国专利申请，通过引用将其全部内 容并入本文中。

感测模块1280包括感测电路1270，其确定所连接的位线中的传导电流大于 还是小于预定阈值电平。在一些实施例中，感测模块1280包括一般被称为感测 放大器的电路。感测模块1280还包括位线锁存器1282，其用于设置所连接的位 线上的电压条件。例如，位线锁存器1282中锁存的预定状态将导致所连接的位 线被拉至指定了编程禁止的状态(例如Vdd)。

公共部分1290包括处理器1292、数据锁存器1294的集合和I/O接口1296， 该I/O接口1296耦合在数据锁存器1294的集合与数据总线1220之间。处理器 1292执行计算。例如，其功能之一在于确定被感测到的存储器单元中存储的数 据，并且将确定的数据存储在数据锁存器的集合中。数据锁存器1294的集合用 于在读取操作期间存储由处理器1292确定的数据位。其还用于在编程操作期间 存储从数据总线1220输入的数据位。输入的数据位代表意味着要被编程到存储 器中的写入数据。I/O接口1296在数据锁存器1294与数据总线1220之间提供 接口。

在读取或感测期间，系统的操作在状态机1022的控制之下，该状态机1022 控制将不同控制栅极电压供应给寻址到的单元。随着逐步经过与存储器所支持 的各种存储器状态对应的各种预定控制栅极电压，感测模块1280可以在这些电 压之一处跳变(trip)，并且输出将被从感测模块1280经由总线1272而提供给处 理器1292。此时，处理器1292通过考虑感测模块的跳变事件以及关于从状态机 经由输入线1293施加的控制栅极电压的信息，来确定所得的存储器状态。其随 后计算用于存储器状态的二进制编码并且将所得的数据位存储在数据锁存器 1294中。在核心部分的另一实施例中，位线锁存器1282承担双重职责，既用作 用于对感测模块1280的输出进行锁存的锁存器，又用作如上所述的位线锁存器。

可以预期，一些实现方式将包括多个处理器1292。在一个实施例中，每一 处理器1292将包括输出线(未在图12中示出)，从而每一输出线是线或(wired-OR) 在一起的。在一些实施例中，输出线在被连接到线或的线之前反转。因为接收 线或的线的状态机可以确定正被编程的所有位何时达到了期望的电平，所以这 种配置能够在编程验证处理期间快速地确定编程处理何时已完成。例如，当每 一位均已达到其期望的电平时，用于该位的逻辑零会被发送到线或的线(或者数 据1反转)。当所有位输出数据0(或反转的数据1)时，则状态机获知要终止编 程处理。在每一处理器均与八个感测模块通信的实施例中，状态机可能(在某 些实施例中)需要读取线或的线八次，或者向处理器1292添加逻辑以累加关联 的位线的结果，从而使得状态机仅需读取线或的线一次。

在编程或验证期间，待编程的数据从数据总线1220存储在数据锁存器1294 的集合中。在状态机的控制之下，编程操作包括施加到寻址到的存储器单元的 控制栅极的一连串编程电压脉冲(其具有增大的幅度)。每一编程脉冲之后跟随 有验证处理，以确定是否已将存储器单元编程为期望状态。处理器1292相对于 期望的存储器状态而监视经验证的存储器状态。当二者一致时，处理器1292可 以设置位线锁存器1282，以使位线被拉至指定了编程禁止的状态。这禁止了耦 合到位线的单元被进一步编程，即使在其控制栅极上受到编程脉冲时也是如此。 在其它实施例中，处理器在初期加载位线锁存器1282，并且感测电路在验证处 理期间将其设置为禁止值。

数据锁存器栈1294包含与感测模块对应的数据锁存器栈。在一个实施例中， 每感测模块1280存在3至5个(或另外数量的)数据锁存器。在一个实施例中， 锁存器为每个一位。在一些实现方式中(但不要求)，数据锁存器被实现为移位寄 存器，从而其中存储的并行数据被转换为用于数据总线1220的串行数据，反之 亦然。在一个优选实施例中，与m个存储器单元的读取/写入块对应的所有数据 锁存器可以链接在一起，以形成块移位寄存器，从而数据块可通过串行传送而 输入或输出。特别地，调整一组读取/写入模块，从而其数据锁存器集合中的每 一个会如同它们为整个读取/写入块的移位寄存器的一部分那样将数据依次移入 或者移出数据总线。

关于读取操作和感测放大器的附加信息可在下列专利文献中发现：(1)题为 “Non-Volatile Memory And Method With Reduced Source Line Bias Errors”的美 国专利7,196,931；(2)题为“Non-Volatile Memory And Method with Improved  Sensing”的美国专利7,023,736；(3)公开号为2005/0169082的美国专利申请； (4)题为“Compensating for Coupling During Read Operations of Non-Volatile  Memory”的美国专利7,196,928；以及(5)2006年7月20日公开的题为“Reference  Sense Amplifier For Non-Volatile Memory”的公开号为2006/0158947的美国专利 申请。上面直接列出的这所有五个专利文献通过引用而将其全部内容并入本文 中。

已经呈现了关于NAND闪速存储器架构的各种特征和技术。从提供的公开 将理解到，公开的技术的实现方式并不限于此。通过非限制性示例，根据本公 开的实施例可提供并被用在大范围半导体设备的制造中，该半导体设备包括但 并不限于逻辑阵列、包括SRAM和DRAM的易失性存储器阵列以及包括NOR 和NAND架构的非易失性存储器阵列。

在一个实施例中非易失性存储器阵列包括：在衬底的第一有源区域上方形 成的第一列非易失性存储元件、在衬底的第二有源区域上方形成的第二列非易 失性存储元件、在衬底中在第一有源区域和第二有源区域之间的隔离区、在隔 离区中的位线气隙以及在行方向上在第一列的第一电荷存储区和第二列的第一 电荷存储区之间延伸的封盖。封盖沿第一电荷存储区和第二电荷存储区的至少 一部分相对于衬底的表面竖直延伸。

在一个实施例中提供了制造非易失性存储器的方法，所述方法包括形成在 衬底上方在列方向上伸长的第一层堆栈列和第二层堆栈列。每个层堆栈列具有 两个竖直侧壁，并包括在隧道介电条带上方的电荷存储条带。第一层堆栈列盖 在衬底的第一有源区域上而第二层堆栈列盖在衬底的第二有源区域上。该方法 包括：蚀刻衬底以限定在第一有源区域和第二有源区域之间的隔离区，在第一 层堆栈列和第二层堆栈列之间使封盖生长，以使得封盖沿第一列的电荷存储条 带和第二列的电荷存储条带的至少一部分而竖直延伸，并且在隔离区中形成位 线气隙，该位线气隙具有由封盖至少部分限定的上端点。

一个实施例中的非易失性存储器阵列包括在衬底的表面上方布置成行和列 的多个非易失性存储元件，在衬底中在衬底的有源区域之间形成的多个隔离区， 其位于非易失性存储元件的相邻列下面。非易失性存储元件包括电荷存储区。 阵列还包括：在多个隔离区中形成的多个位线气隙以及盖在每个隔离区内的空 气上的包括至少一个气隙封盖的多个气隙封盖。至少一个气隙相对于衬底的表 面竖直延伸到相邻列的电荷存储区的下表面的水平面。阵列还包括至少部分地 形成在非易失性存储元件的相邻行之间的多个字线气隙。

一个实施例中的非易失性存储器阵列包括在衬底上方布置成多个行和多个 列的非易失性存储元件阵列。多个列盖在衬底中的多个有源区域上，并且每个 非易失性存储元件包括电荷存储区。该阵列还包括：在衬底中在相邻的有源区 域之间的多个隔离区；在多个隔离区中形成的多个位线气隙；以及盖在多个隔 离区上的多个封盖。每个封盖盖在对应的隔离区上，以限定在对应的隔离区中 形成的气隙的至少一部分的上端点。每个封盖沿相邻的电荷存储区的至少一部 分相对于衬底的表面竖直延伸。

上文中提供了具体描述以用于进行阐述和说明。但并非要穷举或者将本文 中要求的主题限于所公开的精确形式。根据以上教导，可实现很多修改和变型。 上述实施例被选取用于最佳地解释本公开技术的原理及其实际应用，从而使得 本领域技术人员能够以不同的实施例并利用适于特定预期用途的不同变型来最 佳地利用本技术。本发明的范围旨在由其所附权利要求来定义。