具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元

摘要

一种非易失性存储器单元包括具有顶面的第一导电类型的半导体衬底；所述衬底中沿所述顶面的第二导电类型的第一区域；所述衬底中沿所述顶面的所述第二导电类型的第二区域，与所述第一区域间隔开；所述第一区域与所述第二区域之间的沟道区；字线栅，定位在所述沟道区的第一部分之上，与所述第一区域紧邻；定位在所述沟道区的另一部分之上的浮栅，所述浮栅具有非平坦轮廓上表面；定位在所述浮栅的上表面之上并且通过第三绝缘层与其绝缘的耦合栅；以及定位成与所述浮栅的第二侧壁相邻的擦除栅。

说明书

技术领域

本发明涉及具有浮栅和耦合栅的非易失性存储器单元，其中浮栅 与耦合栅之间的耦合比增加。

背景技术

具有其上存储电荷的浮栅的非易失性存储器单元是本领域众所 周知的。参照图1，示出现有技术的非易失性存储器单元10的截面 图。存储器单元10包括第一导电类型、如P型的半导体衬底12。在 衬底12的表面处或附近是第二导电类型、如N型的第一区域14。与 第一区域14间隔开的是也为第二导电类型的第二区域16。在第一区 域14与第二区域16之间是沟道区18。由多晶硅制成的字线20定位 在沟道区18的第一部分之上。字线20通过(二)氧化硅层22与沟道 区18间隔开。与字线20紧邻但间隔开的是浮栅24，浮栅24也由多 晶硅制成，并且定位在沟道区18的另一部分之上。浮栅24通过通常 也为(二)氧化硅的另一个绝缘层30与沟道区18分隔。也由多晶硅制 成的耦合栅26定位在浮栅24之上，并且通过另一个绝缘层32与其 绝缘。在浮栅24的另一侧并且与其间隔开的是也由多晶硅制成的擦 除栅28。擦除栅28定位在第二区域16之上，并且与其绝缘。擦除 栅28也与耦合栅26紧邻但与其间隔开以及与耦合栅26的另一侧紧 邻。擦除栅28在浮栅24之上具有小突出端。在存储器单元10的操 作中，浮栅24上存储的电荷(或者浮栅24上不存在电荷)控制第一区 域14与第二区域16之间的电流流动。在浮栅24上具有电荷的情况 下，对浮栅24编程。在浮栅24上没有电荷的情况下，擦除浮栅24。 在USP 7868375和USP 6747310中全面公开存储器单元10，通过引 用将其公开完整地结合到本文中。

存储器单元10操作如下。在编程操作期间，当电荷存储在浮栅 24上时，将脉冲形式的第一正电压施加到字线20，从而使字线20之 下的沟道区18的部分导电。将也采取脉冲形式的第二正电压施加到 耦合栅26。将也采取脉冲形式的第三正电压施加到擦除栅28。将也 采取脉冲形式的电压差分(voltage differential)施加在第一区域14与第 二区域16之间。第一正电压、第二正电压、第三正电压和电压差分 全部实质同时施加，并且实质同时终止。来自第一区域14的电子被 吸引到第二区域16处的正电压。随着它们接近浮栅24，它们遭遇由 施加到耦合栅26和擦除栅28的电压所引起的电场的突增，从而使电 荷注入到浮栅24上。因此，编程通过热电子注入的机制来进行。

在擦除操作期间，在从浮栅24去除电荷时，将高正电压施加到 擦除栅28。能够将地电压施加到耦合栅26和/或字线20。通过经由 浮栅24与擦除栅28之间的绝缘层的隧穿，浮栅24上的电荷被吸引 到擦除栅28。具体来说，浮栅24可采用面向擦除栅28的锐尖来形 成，由此便于电子通过尖以及通过浮栅24与擦除栅28之间的绝缘层 从浮栅24到擦除栅28上的福勒-诺德海姆隧穿。如USP 7868375和 USP 6747310中所公开，可能有利的是在浮栅24的侧壁与浮栅24的 顶面之间具有锐边或尖，使得电子可更易于在擦除操作期间从浮栅 24隧穿到擦除栅28。

在读操作期间，将第一正电压施加到字线20，以便使字线20之 下的沟道区18的部分导通。将第二正电压施加到耦合栅26。将电压 差分施加到第一区域14和第二区域16。如果对浮栅24编程，即， 浮栅24存储电子，则施加到耦合栅26的第二正电压无法胜过 (overcome)浮栅24上存储的负电子，并且浮栅24之下的沟道区18 的部分仍保持未导电。因此，没有电流或最小电流量会在第一区域 14与第二区域16之间流动。但是，如果没有对浮栅24编程，即， 浮栅24保持为中性或者也许甚至存储部分空穴，则施加到耦合栅26 的第二正电压能够使浮栅24之下的沟道区18的部分导电。因此，电 流会在第一区域14与第二区域16之间流动。

从前面的操作能够看到，重要参数之一是耦合栅26与浮栅24之 间的耦合比。例如，在编程操作期间，将编程脉冲施加到与浮栅电容 耦合的耦合栅26。在图1所示的现有技术存储器单元10中，浮栅24 的上表面具有平坦轮廓，其中耦合栅26的下表面具有相同平坦轮廓。 当缩放存储器单元10、即缩小其几何尺寸时，耦合栅26与浮栅24 之间的电容耦合的范围减小。因此，为了继续具有有效操作，希望增 加耦合栅26与浮栅24之间的耦合比，而没有增加浮栅24或耦合栅 26的尺寸。

发明内容

相应地，在本发明中，非易失性存储器单元具有带顶面的第一导 电类型的半导体衬底。第二导电类型的第一区域沿顶面处于衬底中。 第二导电类型的第二区域沿顶面处于衬底中，与第一区域间隔开。沟 道区处于第一区域与第二区域之间。字线栅定位在沟道区的第一部分 之上，与第一区域紧邻。字线栅通过第一绝缘层与沟道区间隔开。浮 栅定位在沟道区的另一部分之上。浮栅具有通过第二绝缘层与沟道区 分隔的下表面以及与下表面相对的上表面。浮栅还具有与字线栅相邻 但分隔的第一侧壁以及与第一侧壁相对的第二侧壁。浮栅的上表面在 从第一侧壁到第二侧壁具有非平坦轮廓。耦合栅定位在浮栅的上表面 之上，并且通过第三绝缘层与其绝缘。耦合栅具有下表面，该下表面 的轮廓沿用浮栅的上表面的轮廓。擦除栅定位成与浮栅的第二侧壁相 邻。擦除栅定位在第二区域之上，并且与其绝缘。

本发明还涉及前面所述存储器单元的阵列以及制作前面所述存 储器单元的方法。

附图说明

图1是具有其上存储电荷的浮栅以及独立耦合栅的现有技术的 非易失性存储器单元的截面图。

图2是具有带改进耦合比的浮栅与独立耦合栅的本发明的一个 实施例的存储器单元的截面图。

图3是具有带改进耦合比的浮栅与独立耦合栅的本发明的另一 个实施例的存储器单元的截面图。

图4(a-b)是制作本发明的存储器单元中具有改进耦合比的浮栅和 耦合栅的过程步骤的截面图。

图5是具有本发明的存储器单元的本发明的阵列的顶视图。

具体实施方式

参照图2，示出本发明的非易失性存储器单元50的第一实施例 的截面图。存储器单元50与图1所示的存储器单元10相似。因此， 相似部分将采用相似标号来表示。

在第一导电类型、如P型的半导体衬底12中形成存储器单元50。 用于形成P型的典型注入物是硼B11，它被注入到衬底12中大约2000 埃的深度。在衬底12的表面处或附近是第二导电类型、如N型的第 一区域14。与第一区域14间隔开的是也为第二导电类型的第二区域 16。在第一区域14与第二区域16之间是沟道区18。由多晶硅制成 的字线20定位在沟道区18的第一部分之上。字线20通过(二)氧化 硅层22与沟道区18间隔开。与字线20紧邻但间隔开的是浮栅60， 浮栅60也由多晶硅制成，并且定位在沟道区18的另一部分之上。浮 栅60通过通常也为(二)氧化硅的另一个绝缘层30与沟道区18分隔。 浮栅60具有建立在绝缘层30上的下表面。浮栅60具有与下表面相 对的上表面62。在浮栅60的相对侧是第一侧壁和侧壁，其中第一侧 壁最靠近字线栅20。浮栅的上表面62具有不是平坦的表面轮廓。上 表面62的轮廓的非平坦性可从第一壁到第二壁，或者能够沿与其垂 直的方向、即进出页面的方向。也由多晶硅制成的耦合栅70定位在 浮栅60之上，并且通过另一个绝缘层32与其绝缘。耦合栅70具有 下表面72。绝缘层32的厚度实质上是均匀的，其中下表面72与绝 缘层32紧邻。因此，下表面72还具有非平坦轮廓，其中下表面72 的轮廓沿用浮栅60的上表面62的轮廓。在一个优选实施例中，浮栅 60的上表面62和耦合栅70的下表面72中的每个的轮廓为台阶形状。

在浮栅60的另一侧并且与其间隔开的是也由多晶硅制成的擦除 栅28。擦除栅28定位在第二区域16之上，并且与其绝缘。擦除栅 28也与耦合栅70紧邻但与其间隔开以及与耦合栅70的另一侧紧邻。 擦除栅28与浮栅60的第二侧壁相邻，并且在浮栅60之上具有小突 出端。在存储器单元50的操作中，浮栅60上存储的电荷(或者浮栅 60上不存在电荷)控制第一区域14与第二区域16之间的电流流动。 在浮栅60上具有电荷的情况下，对浮栅60编程。在浮栅60上没有 电荷的情况下，擦除浮栅60。

在图2所示的实施例中，存储器单元50的浮栅60具有其第一侧 壁，该第一侧壁与字线栅20相邻，并且厚度为大约700与擦除 栅28相邻的第二侧壁的厚度大约为400因此，第一侧壁比第二 侧壁要厚。

参照图3，示出本发明的非易失性存储器单元100的第二实施例 的截面图。存储器单元100与图2所示的存储器单元50相似。因此， 相似部分将采用相似标号来表示。

在第一导电类型、如P型的半导体衬底12中形成存储器单元 100。用于形成P型的典型注入物是硼B11，它被注入到衬底12中大 约2000埃的深度。在衬底12的表面处或附近是第二导电类型、如N 型的第一区域14。与第一区域14间隔开的是也为第二导电类型的第 二区域16。在第一区域14与第二区域16之间是沟道区18。由多晶 硅制成的字线20定位在沟道区18的第一部分之上。字线20通过(二) 氧化硅层22与沟道区18间隔开。与字线20紧邻但间隔开的是浮栅 60，浮栅60也由多晶硅制成，并且定位在沟道区18的另一部分之上。 浮栅60通过通常也为(二)氧化硅的另一个绝缘层30与沟道区18分 隔。浮栅60具有建立在绝缘层30上的下表面。浮栅60具有与下表 面相对的上表面62。在浮栅60的相对侧是第一侧壁和侧壁，其中第 一侧壁最靠近字线栅20。浮栅的上表面62具有不是平坦的表面轮廓。 上表面62的轮廓的非平坦性可从第一壁到第二壁，或者能够沿与其 垂直的方向、即进出页面的方向。也由多晶硅制成的耦合栅70定位 在浮栅60之上，并且通过另一个绝缘层32与其绝缘。耦合栅70具 有下表面72。绝缘层32的厚度实质上是均匀的，其中下表面72与 绝缘层32紧邻。因此，下表面72还具有非平坦轮廓，其中下表面 72的轮廓沿用浮栅60的上表面62的轮廓。在一个优选实施例中， 浮栅60的上表面62和耦合栅70的下表面72中的每个的轮廓为台阶 形状。

在浮栅60的另一侧并且与其间隔开的是也由多晶硅制成的擦除 栅28。擦除栅28定位在第二区域16之上，并且与其绝缘。擦除栅 28也与耦合栅70紧邻但与其间隔开以及与耦合栅70的另一侧紧邻。 擦除栅28与浮栅60的第二壁相邻，并且在浮栅60之上具有小突出 端。在存储器单元100的操作中，浮栅60上存储的电荷(或者浮栅60 上不存在电荷)控制第一区域14与第二区域16之间的电流流动。在 浮栅60上具有电荷的情况下，对浮栅60编程。在浮栅60上没有电 荷的情况下，擦除浮栅60。

图3所示的实施例与图2所示的实施例之间的仅有差别在于，在 图3所示的实施例中，存储器单元50的浮栅60具有其第一侧壁，第 一侧壁与字线栅20相邻，并且比与擦除栅28相邻的其第二侧壁要短。 因此，存储器单元50的浮栅60具有其第一侧壁，该第一侧壁与字线 栅20相邻，并且厚度为大约400与擦除栅28相邻的第二侧壁的 厚度大约为700

参照图5，示出使用本发明的存储器单元50(图2所示)或存储器 单元100(图3所示)的存储器单元的阵列150的顶视图。多个存储器 单元50或100设置成使得由第一区域14及其关联第二区域16所定 义的各存储器单元50或100以及它们之间的沟道区18沿列方向延 伸。此外，各字线20沿行方向延伸，连接不同列中的多个存储器单 元50或100。另外，各耦合栅70还沿行方向延伸，连接不同列中的 多个存储器单元50或100。耦合栅70叠在各列的浮栅60上，其中 耦合栅70的下表面沿用浮栅60的上表面的非平坦轮廓。此外，擦除 栅28沿行方向延伸，并且由各列中的一对存储器单元50或100共享。 最后，在擦除栅28之下的第二区域16沿行方向延伸，连接不同列中 的多个存储器单元50或100。

参照图4(a)，示出制作本发明的存储器单元50或100的方法中 的第一步骤。存储器单元50或100与图1所示的存储器10极为相似。 如前面所述，仅有差别是浮栅60的上表面的轮廓形状。因此，在形 成最终形成浮栅60的多晶硅中的所有步骤均与形成图1所示浮栅24 中使用的步骤相同。在形成多晶硅60之后，在氧化物层30上，它具 有平坦形状的上表面62。然后，上表面62经过掩蔽步骤，并且然后 蚀刻上表面62，从而创建上表面62中的台阶，这产生上表面62中 的非平坦形状轮廓。在上表面62中创建的台阶能够具有图3所示的 形状，这最终形成最靠近字线栅20的其第一侧壁高于最靠近擦除栅 28的第二侧壁的浮栅60，从而产生存储器单元50。备选地，在上表 面62中创建的台阶能够具有与图3所示相反的形状，这最终形成最 靠近字线栅20的其第一侧壁比最靠近擦除栅28的第二侧壁要短的浮 栅60，从而产生存储器单元100。

在蚀刻浮栅60的上表面62以形成非平坦上表面62之后，则沉 积绝缘材料层32。绝缘材料32的厚度是使得它一致地沿用浮栅60 的上表面62的非平坦轮廓形状。所产生结构如图4a所示。

此后，沉积多晶硅层70，这最终形成耦合栅70。层70具有下表 面，该下表面与绝缘层32紧邻，并且沿用浮栅的上表面62的非平坦 轮廓形状。所产生结构如图4b所示。

然后，在沉积耦合栅多晶硅之后，按照用于制作浮栅10的相同 处理步骤来处理该结构。然后形成所产生存储器单元50或100。

从前面所述能够看到，由于浮栅的上表面62具有非平坦轮廓， 并且耦合栅72的下表面沿用那个非平坦轮廓形状，所以产生浮栅60 与耦合栅70之间的耦合比的增加，而没有增加浮栅60和耦合栅70 的线尺寸。