测试模式信号系统以及传送测试模式信号的方法

摘要

本发明公开了一种测试模式信号系统和用来传送多个测试模式信号的方法。所述测试模式信号系统包含用以产生多个（N个）测试模式信号的测试模式功能方块；用以依据指令信号来产生及输出脉冲信号、依据所述脉冲信号来将N个测试模式信号多路复用处理为多个信号集以及将所述多个信号集于M条信号线输出的测试模式传送功能方块，其中M小于N，使每一信号线均挟带N个测试模式信号中经多路复用处理的信号集；以及用以接收N个测试模式信号中经多路复用处理的所述多个信号集及所述脉冲信号以及依据所述脉冲信号来将N个测试模式信号中经多路复用处理的每一信号集进行解多路复用处理的测试信号接收功能方块。所述测试模式信号系统的电路面积可大幅减少。

说明书

技术领域

本发明涉及内存装置，特别涉及具有减少测试模式信号线数量的内存装 置。

背景技术

一般来说，为了在将内存装置（memory device）初始化（initialization） 的期间（或是在重新设定（reset）内存装置之后）测试内存装置中个别电路 的完整性（integrity），会产生不同的测试模式信号（test mode signal）。上述 的测试模式信号由一测试模式功能方块（test mode block，TM block）所产生， 而一内存装置中可能会有单一个或多个测试模式功能方块。此外，无论测试 模式功能方块的数量的多寡，测试模式功能方块通常会位于芯片（chip）中 央的附近，因此，得以轻易地将测试模式信号配送（route）至内存装置上所 有的电路。由于内存装置中电路的数量与日俱增，所以信号配送（routing） 变得较为复杂，再加上半导体组件尺寸微缩的因素，使得信号配送的问题显 得更为棘手。

发明内容

本发明提供一种测试模式信号系统，其包含一测试模式功能方块、一测 试模式传送功能方块以及一测试信号接收功能方块。所述测试模式功能方块 用以产生多个（N个）测试模式信号。所述测试模式传送功能方块用以依据 一指令信号来产生及输出一脉冲信号、依据所述脉冲信号来将所述N个测试 模式信号多路复用处理为多个信号集，以及将所述多个信号集于M条信号线 上输出，其中M小于N，使得每一信号线均挟带所述N个测试模式信号之中 经由多路复用处理的一信号集。所述测试信号接收功能方块用以接收所述N 个测试模式信号中经由多路复用处理的所述多个信号集及所述脉冲信号，以 及依据所述脉冲信号来将所述N个测试模式信号之中经由多路复用处理的每 一信号集进行解多路复用处理。

本发明还提供一种用来传送多个测试模式信号的方法，其包含：接收一 指令信号；依据所述指令信号来产生及输出一脉冲信号；产生多个（N个） 测试模式信号；依据所述脉冲信号来将所述N个测试模式信号多路复用处理 为多个信号集；将所述多个信号集于M条信号线上输出，其中M小于N， 使得每一信号线均挟带所述N个测试模式中经由多路复用处理的一信号集； 接收所述N个测试模式之中经由多路复用处理的所述多个信号集以及所述脉 冲信号；以及依据所述脉冲信号来将所述N个测试模式之中经由多路复用处 理的每一信号集进行解多路复用处理。

本发明利用位于测试模式传送功能方块与测试模式接收功能方块之中的 多个多路复用器以及产生于上述两功能方块之间的一脉冲信号，得以在单一 信号线上将多个信号进行多路复用处理，并利用所述脉冲信号以及位于接收 端的多个多路复用器，来将经由多路复用处理的信号独立地进行闩锁及解码， 这样，测试模式信号系统所需的电路面积便可大幅减少。

附图说明

图1是本发明位在一内存装置之中的一测试模式信号系统的一实施例的示意 图。

图2、图3与图4A～4C是图1所示的测试模式传送功能方块的内部电路的示 意图。

图5是图2、图3与图4A～4C所产生的信号的时序图。

图6是图1所示的测试模式接收功能方块的内部电路的示意图。

图7是图6所产生的信号的时序图。

其中，附图标记说明如下：

100                                测试模式信号系统

110                                测试模式功能方块

130                                测试模式传送功能方块

150                                测试模式接收功能方块

200、300                           电路

210、310、625、635                 闩锁器

220、360、380                      延迟功能方块

230、250、320、365、390、419、615  反相器

240、330、340、370                 与非门

350、417、427、437                 多路复用器

415、425                           多路复用处理电路

具体实施方式

为了解决上述现有技术中关于信号配送的问题，本发明利用在每一信号 线（wire）上挟带多于一测试模式信号的方式，来提供一种可减少挟带测试 模式信号的信号线的数量的方法及装置。

请参阅图1，图1为本发明位在一内存装置（未绘示）中的一测试模式 信号系统100的一实施例的示意图。测试模式信号系统100包含一测试模式 功能方块110，其中测试模式功能方块110用来产生多个测试模式信号以及传 送所述多个测试模式信号至一测试模式传送功能方块（test mode send block， TM send block）130。如图1所示，测试模式功能方块110与测试模式传送功 能方块130为两个个别设置的不同功能方块，然而，在一设计变化中，测试 模式传送功能方块130可位于测试模式功能方块110之中。测试模式传送功 能方块130还耦接于一测试模式接收功能方块（test mode receive block，TM  RCV block），用以接收所述多个测试模式信号。虽然为了要简化说明，在图 1中仅绘示一个测试模式接收功能方块，但测试模式功能方块110及测试模 式传送功能方块130实际上可传送所述多个测试模式信号到多个测试模式接 收功能方块，其中所述多个测试模式接收功能方块分别位于所述内存装置中 其它不同的区域。此外，如上所述，所述内存装置可具有多个测试模式功能 方块，而在图1中仅绘示单一组电路以简化说明。另外，所述内存装置可为 一动态随机存取存储器（Dynamic Random Access Memory，DRAM）、静态随 机存取存储器（Static Random Access Memory，SRAM）、磁阻式随机存取存 储器（Magnetoresistive Random Access Memory，MRAM）等，此外，本发明 经适当修改后，也可应用于逻辑装置（logic device）。

测试模式功能方块110接收多个信号，包含一测试模式时脉信号（test  mode clock，tmCLK）、地址线（address line）的信号，以及加载模式寄存器 指令（load mode register command，LMR command）的信号。如图1所示， 依据上述的多个信号输入，测试模式功能方块110可产生多个（N个）测试 模式信号，其中所述N个测试模式信号接着会经由测试模式传送功能方块130 被配送到测试模式接收功能方块150。此外，测试模式传送功能方块130也 会接收到多个加载模式寄存器指令（在此利用反相器（inverter）（并未显示于 图中），使得测试模式传送功能方块130会先接收反相的加载模式寄存器指令 （inverted LMR command，LMRF））、测试模式时脉信号tmCLK以及测试模 式完全清除信号（test mode all clear signal，tmCLRALL），其中测试模式完全 清除信号tmCLRALL利用传送多个预设测试模式值（default test mode value） 来将测试模式信号系统100重新设定。传统上，测试模式传送功能方块130 会将所述多个测试模式信号在所分别对应的信号线上输出，而在图1所示的 测试模式信号系统100中，测试模式传送功能方块130会产生一脉冲信号 （pulsed signal）以及依据所述脉冲信号的时序（timing）来将至少两信号多 路复用处理（multiplex）至单一信号线上。关于测试模式传送功能方块130 将信号进行多路复用处理所运用的手段及电路说明如下，并且绘示于图2、 图3及图4中。此外，经由多路复用处理的所述多个信号会连同所述脉冲信 号被配送到测试模式接收功能方块150，使得测试模式接收功能方块150可 将在同一信号线上所接收的测试模式信号一并闩锁（latch），并且将其加以解 碼（decode）。图1所示的脉冲信号以信号TMCLKPULSEF来表示。

请参阅图2、图3及图4，其中图2、图3及图4为测试模式传送功能方 块130的内部电路（internal circuitry）的示意图，另外，也请一并参阅图1。 测试模式信号系统100具有三种操作状态：启动模式（Power up mode）（当 启动测试模式信号系统100时）、测试模式清除模式（TM clear mode）（当传 送多个预设测试模式值时，即当测试模式完全清除信号tmCLRALL上升为高 电平（go high）时），以及正常模式（Regular mode）（当依据测试模式时脉信 号tmCLK来传送所述多个加载模式寄存器指令时）。在启动模式时，测试模 式传送功能方块130会产生一单一脉冲（如图1所示，由测试模式传送功能 方块130所输出的信号TMCLKPULSEF）。当测试模式完全清除信号 tmCLRALL下降为低电平（go low）时，则可进入正常模式，其中所述多个 加载模式寄存器指令于此模式中会被闩锁。此外，为了要清除多个测试模式 值，测试模式完全清除信号tmCLRALL也会在多个正常模式操作之间周期性 地上升至高电平。当测试模式完全清除信号tmCLRALL上升为高电平时，测 试模式传送功能方块130也会产生一单一脉冲（如图1所示，由测试模式传 送功能方块130所输出的信号TMCLKPULSEF），因此，启动模式与测试模 式清除模式均可被视为脉冲模式（Pulse mode）。在测试模式信号系统100离 开脉冲模式而进入正常模式之后，多个时脉脉冲（clock pulse）会依据所述多 个加载模式寄存器指令来产生。

图2绘示了用来在正常模式中产生所述多个时脉脉冲的测试模式传送功 能方块130的内部电路图。图2并未显示一反相器，而通过所述反相器，所 述多个加载模式寄存器指令可由信号LMRF来加以产生。电路200包含用以 接收加载模式寄存器指令的信号的一闩锁器（latch）210，以及电路200基于 包含一差分的测试模式时脉信号tmCLK来运作。一启动信号（power up signal） Pwrup2F提供予闩锁器210的重置输入（reset input），以及多个已闩锁的加载 模式寄存器指令（以信号LMR_LATCHED表示）被输出及传送至一延迟功 能方块（delay block）220及一第一反相器230，并接着做为一与非门（NAND gate）240的输入。与非门240所输出的信号CLKF接着会被传送到一第二反 相器250以产生一信号CLK。当闩锁器210输出由一低逻辑状态（logic low  state）转换至一高逻辑状态（logic high state）的信号LMR_LATCHED时，延 迟功能方块220会延迟信号LMR_LATCHED，以及第一反相器230会反转信 号LMR_LATCHED，使得与非门240的两个输入均处于低逻辑状态「0,0」， 因此，信号CLKF将处于高逻辑状态（即,逻辑值「1」），以及信号CLK会处 于低逻辑状态（即,逻辑值「0」）。一旦信号LMR_LATCHED由延迟功能方块 220输出，与非门240的输入将处于逻辑状态「1,0」，意味着信号CLKF将 维持在低逻辑状态（即,逻辑值「0」），而与非门240的两个输入将分别处于 高逻辑状态（即,逻辑值「1」）以及低逻辑状态（即,逻辑值「0」）。因此，在 正常模式下，信号CLK(即时脉脉冲)产生于每一信号LMR_LATCHED的下 降沿（falling edge），这是因为此时延迟功能方块220的输出将维持在高逻辑 状态（即,逻辑值「1」）以及第一反相器230的输出亦处于高逻辑状态（即, 逻辑值「1」），造成与非门240的输出处于低逻辑状态（即,逻辑值「0」）以 及所输出的信号CLK处于高逻辑状态（即,逻辑值「1」）。

请参阅图3，图3为用来在脉冲模式（即,启动模式或测试模式清除模式） 中产生所述多个时脉脉冲的测试模式传送功能方块130的一内部电路300的 示意图。请注意，电路300划分为两个传输路径以便清楚地说明。另外，电 路300在启动模式或测试模式清除模式中均能够产生时脉脉冲。在启动模式 中，输入路径在启动之前并不会有信号提供给测试模式时脉信号tmCLK，以 及不会有电源提供给电压源VCC以供一闩锁器310之用，因此，信号 tmCLK_ARRIVEDF处于高逻辑状态。由于测试模式信号系统100并未进入 启动状态，信号Pwrup2处于低逻辑状态，因此，一第一与非门330的输出为 高逻辑状态。由于信号tmCLRALL也是处于一高逻辑状态，所以由一第二与 非门340所输出的信号Clrtmf将会处于低逻辑状态。当信号Pwrup2先上升 至高逻辑状态时，测试模式时脉信号tmCLK尚未被产生，因此，第一与非门 330的输出为低逻辑状态。由于信号tmCLRALL维持在高逻辑状态，由第二 与非门340所输出的信号Clrtmf将会处于高逻辑状态。此外，多路复用器 （multiplexer）350的输出依循逻辑值「1」的输入，意味着信号PwerupmodeF 会进入多路复用器350。在电路300中，信号PwerupmodeF会同时输入至一 延迟功能方块360以及一反相器365，而延迟功能方块360及反相器365的 输出会相继传送至一与非门370、一延迟功能方块380及一反相器390，以产 生一脉冲信号PULSE。

如业界所周知，在启动所述内存装置一段时间之后，才会产生测试模式 时脉信号tmCLK，因此，信号测试模式信号系统100虽处于启动模式，测试 模式完全清除信号tmCLRALL仍会停留在高逻辑状态，然而，当信号 tmCLK_ARRIVED切换至高逻辑状态时，信号Clrtmf将切换至低逻辑状态。 当测试模式完全清除信号tmCLRALL下降至低逻辑状态时，信号Clrtmf会再 次切换至高逻辑状态，此时，所述内存装置切换至正常模式，以及所述多个 加载模式寄存器指令依据测试模式时脉信号tmCLK而被闩锁住，也就是说， 多个脉冲信号由电路300所产生，以及信号Clrtmf依循测试模式完全清除信 号tmCLRALL。

因此，如图2及图3之中的电路图所示，每一操作模式均会产生多个时 脉脉冲，此外，每一电路也会产生反相的脉冲信号。通过上述时脉信号的产 生，无论系统正处于哪一种操作模式，至少有两个测试模式信号可一并在单 一信号线上进行多路复用处理。请参阅图4A、图4B及图4C，此三图都是用 来说明一输出信号如何经由一多路复用器来产生的示意图。图4A为具有用 来控制选取一第一测试模式信号的一多路复用器417的一多路复用处理电路 415的示意图，以及图4B为具有用来控制选取一第二测试模式信号的一多路 复用器427的一多路复用处理电路425的示意图。为了说明之需，在后续的 说明中，将上述测试模式信号以信号TM0及信号TM1来表示。此外，将多 个测试模式信号中除了信号TM0及信号TM1的其它信号对进行多路复用处 理的方法，与将信号TM0及信号TM1进行多路复用处理的方法相同。

多路复用器415接收由电路200所输出的一反相时脉信号CLKF以及由 电路300所输出的一反相脉冲信号PULSEF，此外，多路复用器415接收信 号PULSEMODE及信号PULSEMODEF以做为多个选择输入。依据上述的选 择信号，多路复用器417会产生一脉冲信号SELECT_TM0，其中脉冲信号 SELECT_TM0分别依循非脉冲(non-pulse)模式（即,正常模式）的反相时脉信 号CLKF或脉冲模式的反相脉冲信号PULSEF。脉冲信号SELECT_TM0也会 被传送到一反相器419并输出为如图1所示的信号TMCLKPULSEF。多路复 用处理电路425接收由电路200所输出的时脉信号CLK，以及由电路300所 输出的脉冲信号PLUSE，此外，如同多路复用器415，多路复用器425还接 收信号PULSEMODE及信号PULSEMODEF以做为多个选择输入。依据上述 的选择信号，多路复用器427会产生一脉冲信号SELECT_TM1，其中脉冲信 号SELECT_TM1分别依循非脉冲模式（即,正常模式）的时脉信号CLK或脉 冲模式的脉冲信号PULSE，因此，当脉冲信号SELECT_TM0为高逻辑状态 时，脉冲信号SELECT_TM1将处于低逻辑状态。图4C为测试模式传送功能 方块130中最后一部分的电路图。最初产生的两个测试模式信号TM0及TM1 接收自测试模式功能方块110，以及脉冲信号SELECT_TM0及脉冲信号 SELECT_TM1为选择信号输入，因此，多路复用器437会将上述两个测试模 式信号多路复用处理至一单一输出信号TM01。

为了对测试模式传送功能方块的内部电路所产生的多个信号有更完整的 了解，请参阅图5所示的时序图。图5为用来控制多个时脉信号产生的电路 的时序图，其中所述多个时脉信号是用于上述电路中多路复用器的选择信号。 具体地说，请注意，当信号Pwrup2处于高逻辑状态时，信号PwrupmodeF会 切换到低逻辑状态，一直到产生信号tmCLK_ARRIVED为止；再者，信号 TMCLKPULSEF为脉冲信号SELECT_TM1的反相信号；反相时脉信号CLKF 产生于信号LMR_LATCHED的下降沿；以及除了信号PwrupmodeF上升至高 电平（当脉冲信号PULSEF产生于信号Clrtmf的上升沿（rising edge）时）之 外，脉冲信号PULSEF产生于信号Clrtmf的下降沿。此外，由于本领域的技 术人员在阅读图2、图3与图4A～4C的相关说明之后，应可了解其它剩余的 控制信号及其相对应的时序关系，故在此便不再赘述。

如以上所述，在三种操作模式期间，本发明测试模式传送功能方块130 利用内部电路来产生多个时脉脉冲，以及利用所述多个时脉脉冲来将两个测 试模式信号进行多路复用处理至一单一信号线。一时序/脉冲信号 TMCLKPULSEF伴随多个经由多路复用处理的信号来输出到测试模式接收 功能方块150。关于所述多个经由多路复用处理的信号的解码（decoding）及 解多路复用处理（demultiplexing），请参阅以下说明。

请参阅图6，图6为测试模式接收功能方块150的内部电路的功能方块 图。如图1所示，测试模式接收功能方块150同时接收信号TM01以及信号 TMCLKPULSEF，其中信号TM01为经由多路复用处理至一单一信号线上的 信号TM0及信号TM1。脉冲信号TMCLKPULSEF首先被输入至一反相器615 以产生信号TMCLKPULSE，接着，经由多路复用处理的信号TM01（如图 4C所示）会被输入至两闩锁器625及635。在另一实施例中，闩锁器625及 635为具有边沿敏感性的闩锁器（edge-sensitive latch），其中闩锁器625会在 信号TMCLKPULSEF的上升沿(rising edge)将信号TM0_LATCHED加以闩 锁，以及闩锁器635会在信号TMCLKPULSEF的下降沿(falling edge)将信号 TM0_LATCHED加以闩锁。图7为测试模式接收功能方块150所接收的多个 信号的时序图。

为了要确保测试模式传送功能方块130与测试模式接收功能方块150之 间不会产生时序的问题，在优选实施例中，以相同的元件/材料来实作出多个 缓冲器（buffer）。此外，由于多个脉冲仅依据启动模式与测试清除模式来传 送，以及多个脉冲仅于测试模式进入（test mode entry，TM entry）发生时传 送，因此，上述电路不需针对实际的测试模式程序（test mode program）来做 改变，且不会对周遭的导线(neighboring wire)造成任何影响。再者，由于所述 多个脉冲仅依据所进入的不同模式来触发，因此，内存装置(例如动态随机存 取存储器)并不需要额外的电源。

如上所述，单一个测试模式传送功能方块对应于超过一个的测试模式接 收功能方块，再者，在测试模式传送功能方块中，每一对测试模式信号会需 要一多路复用器。由于每一对测试模式信号会在接收端（receive end）各自被 多路复用处理及解码，控制电路仅需产生两个选择信号（selection signal），其 中上述的选择信号可被输入至用来将两信号于单一信号线上进行多路复用处 理的每一多路复用器，因此，所述控制电路仅需要单一个上述元件集。

值得注意的是，以上多个电路图所示的测试模式传送功能方块的内部电 路及所对应的说明，仅是用来实现于单一信号线上将至少二测试信号进行多 路复用处理的一实施例，也就是说，本领域的技术人员可运用其它电路来实 现上述目的。再者，在单一信号线上将大于两个测试信号进行多路复用处理 也是可实现的。

综合上述，利用位于测试模式传送功能方块与测试模式接收功能方块之 中的多个多路复用器以及产生于上述两功能方块之间的一脉冲信号，得以在 单一信号线上将多个信号进行多路复用处理，并利用所述脉冲信号以及位于 接收端的多个多路复用器，来将经由多路复用处理的信号独立地进行闩锁及 解码，这样，测试模式信号系统所需的电路面积便可大幅减少。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本 领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护 范围之内。