一种基于FPGA硬件DFT递推的同步相量计算方法

摘要

本发明涉及的是一种基于FPGA硬件DFT递推的同步相量计算方法，其通过CPU对FPGA进行配置，FPGA在1PPS信号同步下控制AD完成采样过程，并采用周期DFT运算+递推DFT运算来消除递推DFT运算的累计误差；复杂的相量补偿算法则由CPU完成。FPGA和CPU一起配合完成同步相量的采集运算补偿过程，即利用FPGA的高速并行计算能力，又利用CPU灵活的浮点运算功能。由于耗时较长的递推DFT运算已经由FPGA完成，CPU负荷较小，保证了CPU通信响应的实时性，从而提高了PMU的通信可靠性。

说明书

技术领域

一种基于FPGA硬件DFT递推的同步相量计算方法，属于电力系统自动化测 量技术领域。

背景技术

随着我国电网建设的不断发展，网架结构日益完善，也越来越复杂，迫切 需要有新的技术手段来加强电网的动态安全监控能力，提高电网安全稳定水 平。传统SCADA系统采集的是秒级刷新的稳态数据，故障录波器提供的是故障 前后一段时间内快速暂态波形数据，都没有办法提供全网范围内同步采集的动 态相量数据。同步相量测量装置（PMU）则利用卫星同步时钟系统为广域范围 内的全网同步采样提供统一的采样脉冲和标准时间，使得各个站点之间有了相 同的时间基准点和采样参考基准点，在同步采样和计算之后所得到的同步相量 能准确描述实际系统的动态过程，为电力系统新型保护、测控、安全稳定控制 提供了新的数据源。

传统的同步相量计算方法一般采用CPU或DSP先进行数据采样，再对采样 数据进行DFT递推运算得到相量的实和部虚部信息，放入到DFT系数缓冲区中， 然后根据主站的要求，周期性的从该缓冲区中抽取相量实部虚部，计算出该相 量的幅值相角，并打上精确的时间标签，发送到主站。这样的处理方法要求PMU 装置的CPU要有较强的数据处理能力，特别是目前一台PMU装置一般采集多个 元件的电气量，运算量巨大，此外PMU装置还要高速实时地往主站发送计算好 的同步相量数据，最快每5ms就要发送一帧报文，需要CPU有较强的通信能力。 这样传统的处理方法往往导致CPU负荷过高，给主站发送的同步相量数据报文 可能无法做到均匀发送，不利于主站的数据处理。同时传统的DFT递推运算存 在误差累计的问题，特别是在浮点运算的情况下很容易导致计算结果误差变 大。

发明内容

为克服现有技术不足，本发明目的是在于提供一种地通过CPU对FPGA进 行配置，将运算量大的采样中断计算过程放到FPGA中完成，并采用周期DFT 运算和递推DFT运算来消除递推DFT运算的累计误差的基于FPGA硬件DFT递 推的同步相量计算方法，保证了PMU的通信实时性。。

为实现上述目的，本发明的方法包含以下步骤：

（1）（1）FPGA和CPU在硬件上采用并行总线相连接，FPGA的中断信号 连接到CPU的外部中断引脚，FPGA通过并行总线控制AD芯片；

（2）CPU对FPGA进行配置，指定系统额定频率、每周波采样点数N、相 量计算周期Tk、递推DFT的原始系数；

（3）FPGA在外部标准秒脉冲（1PPS）信号进行校准后，得出同步于外部 1PPS信号的内部1PPS’信号；

（4）FPGA在内部1PPS’信号的同步下进行采样，并进行DFT递推运算和 序分量计算，在指定相量计算周期Tk到达后，打上精确的绝对时间标签，将 计算结果存入指定缓冲区，供CPU读取。

所述的递推DFT的公式为：

$\mathrm{Ac}1\left(k\right)=\mathrm{Ac}1(k-1)+\frac{2}{N}[x\left(k\right)-x(k-1)]\cos \left(\frac{2*k*\mathrm{Pi}}{N}\right)$

$\mathrm{As}1\left(k\right)=\mathrm{As}1(k-1)+\frac{2}{N}[x\left(k\right)-x(k-1)]\sin \left(\frac{2*k*\mathrm{Pi}}{N}\right)$

Ac1(k)：第k次递推基波相量实部

As1(k)：第k次递推基波相量虚部

Ac1(k-1)：第k次递推基波相量实部初值

As1(k-1)：第k次递推基波相量虚部初值

N：每周波采样点数

x(k)：采样缓冲区中的第k个采样点

所述的序分量计算公式如下：

U1r=Uar-(Ubr+Ucr)*0.5+(Ucm-Ubm)*0.866

U1m=Uam-(Ubm+Ucm)*0.5+(Ubr-Ucr)*0.866

U2r=Uar-(Ubr+Ucr)*0.5+(Ubm-Ucm)*0.866

U2m=Uam-(Ubm+Ucm)*0.5-(Ubr-Ucr)*0.866

U0r=(Uar+Ubr+Ucr)/3

U0m=(Uam+Ubm+Ucm)/3

Uar,Ubr,Ucr UA,UB,UC相量的实部

Uam,Ubm,Ucm UA,UB,UC相量的实部

U1r,U2r,U0r正序（U1）,负序（U2）,零序（U0）相量的实部

U1m,U2m,U0m正序（U1）,负序（U2）,零序（U0）相量的实部；

（5）FPGA在1PPS信号之后进行一次DFT运算，并使用其结果作为下一次 递推DFT的初值，以解决递推DFT的累计误差问题；

所述的DFT运算的公式如下：

${\mathrm{Ac}1}^{\prime }=\underset{j=0}{\overset{N-1}{\Sigma }}x\left(j\right)\cos \left(\frac{2*j*\mathrm{Pi}}{N}\right)$

${\mathrm{As}1}^{\prime }=\underset{j=0}{\overset{N-1}{\Sigma }}x\left(j\right)\sin \left(\frac{2*j*\mathrm{Pi}}{N}\right)$

Ac1'：1PPS信号之后一周波DFT运算的基波相量实部

As1'：1PPS信号之后一周波DFT运算的基波相量虚部

x(0)…x(N-1)：每个1PPS脉冲后一周波的采样数据

所述的1PPS信号之后的第N+1点递推DFT的公式如下：

$\mathrm{Ac}1\left(k\right)=\mathrm{Ac}{1}^{\prime }+\frac{2}{N}[x\left(k\right)-x(k-1)]\cos \left(\frac{2*k*\mathrm{Pi}}{N}\right)$

$\mathrm{As}1\left(k\right)=\mathrm{As}{1}^{\prime }+\frac{2}{N}[x\left(k\right)-x(k-1)]\sin \left(\frac{2*k*\mathrm{Pi}}{N}\right)$

Ac1(k)：第k次递推基波相量实部

As1(k)：第k次递推基波相量虚部

Ac1'：1PPS信号之后一周波DFT运算的基波相量实部

As1'：1PPS信号之后一周波DFT运算的基波相量虚部

（6）CPU响应FPGA中断，读出采样数据和DFT递推结果，根据正序相量 计算频率，再根据频率判断是否启用相量补偿算法；

所述的频率计算公式如下：

$f=f0+\frac{\mathrm{\Delta \theta }}{2*\pi *\mathrm{Tk}}$

Δθ：Tk时间内的基波正序电压相量的相位变化量

f0：系统额定频率（50Hz或60Hz）

f：系统实际频率

Tk：相量计算间隔时间

相量测量值与理论值之间的误差是与系统频率与额定频率的偏离程度有 关系的，公式如下：

$F^{\prime }*\frac{\sin \left(\frac{\mathrm{\pi \Delta f}}{50}\right)}{N*\sin \left(\frac{\mathrm{\pi \Delta f}}{50N}\right)}{e}^{\frac{2\pi *\mathrm{\Delta f}*j}{50N}i}$

N：每周波采样点数

Δf：系统频率与额定频率的偏离量

F'：原始的相量值

F：补偿后的相量值

所述步骤（2）的具体为：CPU和FPGA之间采用高速并行总线连接，FPGA 留有IO接口接入CPU的外部中断引脚，以便触发CPU中断。FPGA接入了标准 时钟的1PPS信号和B码时间信号。CPU对FPGA通过并行总线进行配置，如系 统额定频率、每周波采样点数N、相量计算周期Tk、递推DFT的原始系数等。

所述步骤（3）具体为：FPGA对卫星时钟信号1PPS进行512周期的平滑滤 波，消掉卫星时钟的随机抖动，输出同步于卫星时钟信号的驯服好的内部1PPS’ （该信号实际上代表了卫星1PPS信号的理想值），即使在外部1PPS信号丢失 时，内部1PPS’信号依然能保证一定时间内的同步精度；

所述步骤（4）具体为：FPGA在内部1PPS’信号的同步下进行采样，并依 照上述的递推DFT公式进行递推运算，同时计算序分量，在指定相量计算周期 Tk到达后，打上精确的绝对时间标签，将计算结果存入指定缓冲区，供CPU 读取。为了实现上述的递推DFT运算，在FPGA的运算过程中，所有系数进行 了65536倍的放大，在累加过程中，使用了64位计数器，保证运算过程不溢 出。

所述步骤（5）具体为：FPGA在1PPS’信号到达时，利用此后一周波（N 点）的采样数据进行一次DFT运算，并利用所得结果Ac1(k)'、As1(k)'作为1PPS’ 信号到达一周波后的递推DFT的初值，即每秒中进行一次DFT运算，在1PPS’ 信号一周波后将发生递推DFT的初值替换，以解决递推DFT的累计误差问题。

所述步骤（6）具体为：CPU响应FPGA中断，通过并行总线读出所有采样值 和所有相量的实部、虚部数据，根据正序相量计算系统频率，根据系统频率与 额定频率的偏离程度，判别是否需要启动相量补偿算法。

所述步骤（6）的另一种实现形式具体为：采用单独的DSP来进行频率的计 算和相量的补偿运算。

本发明的有益效果是：本发明利用FPGA的高速并行计算的能力，将数据 同步采样过程和递推DFT运算以及其他众多耗时较长的计算过程放置在FPGA 中完成，从而将CPU从频繁的采样中断和繁重的DFT运算过程中解放出来，将 主要任务集中在响应主站的命令上，保证了PMU的通信实时性。同时本发明采 用周期DFT运算+递推DFT运算来消除递推DFT运算的累计误差，既利用了递 推DFT运算的快速性，又利用了DFT运算能消除累计误差的特性。

附图说明

图1为本发明中步骤（1）实施的方框图；

图2为本发明中步骤（4）实施的示意图；

具体实施方式

为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解， 下面结合附图1和附图2，进一步阐述本发明。

参见图1和图2，本发明一种基于FPGA硬件DFT递推的同步相量计算方法， 其特征在于该方法包含以下步骤：

（1）FPGA和CPU在硬件上采用32位或64位并行总线1相连接，FPGA有 中断信号连接到CPU的外部中断引脚，FPGA接入标准时钟的1PPS信号和B码 时间信号，FPGA通过并行总线2控制AD芯片；

（2）在FPGA侧定义采样配置寄存器（CONFIG_REG）、采样缓冲区寄存器 （DATA_REG）、DFT系数原始寄存器（DFT_COEF）、DFT结果缓冲区寄存器 （DFT_REG）；

（3）CPU将预定义的DFT系数写入FPGA的预定义寄存器DFT_COEF，将系 统额定频率、每周波采样点数N、同步相量计算周期Tk写入采样配置寄存器 （CONFIG_REG）；

（4）FPGA对卫星时钟信号1PPS进行512周期的平滑滤波，消掉卫星时钟 的随机抖动，输出同步于卫星时钟信号的驯服好的内部1PPS’（该信号实际上 代表了卫星1PPS信号的理想值），即使在外部1PPS信号丢失时，内部1PPS’ 信号依然能保证一定时间内的同步精度；

（5）FPGA根据所配置采样速率对内部1PPS’进行倍频，得出与内部1PPS’ 信号同步的采样脉冲，并在此采样脉冲下进行AD采样，采样完毕后打上精确 的绝对时间标签，送至采样缓冲寄存器DATA_REG，供CPU读出；

递推DFT的公式为：

$\mathrm{Ac}1\left(k\right)=\mathrm{Ac}1(k-1)+\frac{2}{N}[x\left(k\right)-x(k-1)]\cos \left(\frac{2*k*\mathrm{Pi}}{N}\right)$

$\mathrm{As}1\left(k\right)=\mathrm{As}1(k-1)+\frac{2}{N}[x\left(k\right)-x(k-1)]\sin \left(\frac{2*k*\mathrm{Pi}}{N}\right)$

Ac1(k)：第k次递推基波相量实部

As1(k)：第k次递推基波相量虚部

Ac1(k-1)：第k次递推基波相量实部初值

As1(k-1)：第k次递推基波相量虚部初值

N：每周波采样点数

x(k)：采样缓冲区中的第k个采样点

所述的序分量计算公式如下：

U1r=Uar-(Ubr+Ucr)*0.5+(Ucm-Ubm)*0.866

U1m=Uam-(Ubm+Ucm)*0.5+(Ubr-Ucr)*0.866

U2r=Uar-(Ubr+Ucr)*0.5+(Ubm-Ucm)*0.866

U2m=Uam-(Ubm+Ucm)*0.5-(Ubr-Ucr)*0.866

U0r=(Uar+Ubr+Ucr)/3

U0m=(Uam+Ubm+Ucm)/3

Uar,Ubr,Ucr UA,UB,UC相量的实部

Uam,Ubm,Ucm UA,UB,UC相量的实部

U1r,U2r,U0r正序（U1）,负序（U2）,零序（U0）相量的实部

U1m,U2m,U0m正序（U1）,负序（U2）,零序（U0）相量的实部；

（6）FPGA进行DFT递推运算和序分量相量（正序、负序、零序）计算、 功率计算，按照所配置同步相量计算周期，周期性将所计算好的同步相量的实 部和虚部参数存入DFT结果缓冲区寄存器（DFT_REG），产生中断供CPU读取； 为了实现上述的递推DFT运算，在FPGA的运算过程中，所有系数进行了65536 倍的放大，在累加过程中，使用了64位计数器，保证运算过程不溢出。

（7）FPGA在内部1PPS’信号到达后，进行一次N点的DFT运算，并利用 所得结果作为1PPS信号后第N+1点递推DFT的初值，以解决递推DFT的累计 误差问题。即在1PPS之后的一周波内同时进行N点DFT和递推DFT运算，并 在第N+1点使用DFT运算的结果替换递推DFT的初值，如附图2所示。

CPU响应FPGA中断，读出所有采样值和所有相量的实部、虚部数据，根据 正序相量计算系统频率，根据系统频率与额定频率的偏离程度，判别是否需要 启动相量补偿算法；所述的频率计算公式如下：

$f=f0+\frac{\mathrm{\Delta \theta }}{2*\pi *\mathrm{Tk}}$

Δθ：Tk时间内的基波正序电压相量的相位变化量

f0：系统额定频率（50Hz或60Hz）

f：系统实际频率

TK：相量计算间隔时间

相量测量值与理论值之间的误差是与系统频率与额定频率的偏离程度有 关系的，公式如下：

$F^{\prime }*\frac{\sin \left(\frac{\mathrm{\pi \Delta f}}{50}\right)}{N*\sin \left(\frac{\mathrm{\pi \Delta f}}{50N}\right)}{e}^{\frac{2\pi *\mathrm{\Delta f}*j}{50N}i}$

N：每周波采样点数

Δf：系统频率与额定频率的偏离量

F'：原始的相量值

F：补偿后的相量值

（8）CPU将所有同步相量数据和其他计算结果按照标准协议和主站配置 要求（CFG2）发往主站。

本发明涉及的是一种基于FPGA硬件DFT递推的同步相量计算方法，其通 过CPU对FPGA进行配置，FPGA在1PPS信号同步下控制AD完成采样过程，并 采用周期DFT运算+递推DFT运算来消除递推DFT运算的累计误差；复杂的相 量补偿算法则由CPU完成。FPGA和CPU一起配合完成同步相量的采集运算补偿 过程，即利用FPGA的高速并行计算能力，又利用CPU灵活的浮点运算功能。 由于耗时较长的递推DFT运算已经由FPGA完成，CPU负荷较小，保证了CPU 通信响应的实时性，从而提高了PMU的通信可靠性。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业 的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中 描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明 还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本 发明要求保护范围由所附的权利要求书及其等效物界定。