一种基于FPGA的卷积神经网络硬件加速架构

摘要

本发明公开一种基于FPGA的卷积神经网络硬件加速架构，包括：通用AXI4总线接口；用于缓存输入特征图，输出特征图和权重的缓存区；用于引导运算结果缓存的存储路由逻辑；多个MAC单元构成的乘累加阵列；卷积运算单元，用于从缓存区读取相应输入特征图与权重以进行卷积运算，累加偏置并进行非线性处理，并将运算结果写入相应输出特征图缓存区；池化运算单元，用于从缓存区读取相应输入特征图以进行池化运算，并将运算结果写入相应输出特征图缓存区；运算控制器，分为卷积控制器和池化控制器，分别控制卷积和池化的运算过程。本发明能够提高卷积神经网络硬件加速性能，具有可扩展性强，吞吐率高等优点。