一种用于减少数字信号上升时间的电路结构及方法

摘要

本发明公开了一种用于减少数字信号上升时间的电路结构及方法，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平用于将芯片逻辑运算单元的输入信号直接上拉至外部输入信号所定义的高电平，从而减小信号时延。通过该种方式，可以显著减少方波信号的上升时间，总线中信号的上升时间及带宽将不再受限于RC延时，提高了芯片的响应速度，提升了芯片电路的整体性能。