一种倍压源电路、电荷泵电路及电子设备

摘要

本申请公开了一种倍压源电路、电荷泵电路及电子设备，其中，所述倍压源电路采用P型晶体管作为电压的传递晶体管，而P型晶体管以N阱为基底，并且N阱可以连接任何高于地的电位，因此P型晶体管的基底可以直接与P型晶体管的源极连接，避免了现有CMOS型倍压源由于起到电压传递功能的N型晶体管的源极电压高于衬底电压而导致的体效应，提升了晶体管传递电压的效率，从而提升了倍压源电路的整体效率；并且通过给P型晶体管栅极设计合适的动态偏置电路，基于两相非交叠时钟有序控制第一晶体管、第二晶体管、第三晶体管和第四晶体管的开和关，所述倍压源电路可有效避免经典CMOS型倍压源电路开关瞬间出现的电流回流问题。

说明书

技术领域

本申请涉及电路设计技术领域，更具体地说，涉及一种倍压源电路、电荷泵电路及电子设备。

背景技术

倍压源电路是指对输入电压进行放大的电路，一般情况下，倍压源电路的放大倍数为2，即例如倍压源电路的输入电压为VDD，则经过倍压源电路处理后的输出电压则为2VDD。

倍压源电路被广泛应用于闪存(Flash)、动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)和液晶显示器的驱动电路等各类电子设备的芯片中。倍压源电路的效率直接影响着应用倍压源电路的芯片的总体功耗，现有的倍压源电路中，由于传递电压的晶体管与制备倍压源电路的晶圆之间的掺杂类型不同，导致晶体管的基底只能接地，从而使得晶体管的源极电压大于基底电压，因此导致了严重的体效应，降低了这些晶体管传递电压的效率，进而降低了倍压源电路的整体效率。

发明内容

为解决上述技术问题，本申请提供了一种倍压源电路、电荷泵电路及电子设备，以实现提升倍压源电路的效率的目的。

为实现上述技术目的，本申请实施例提供了如下技术方案：

一种倍压源电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第二电容、第一选择偏置模块、第二选择偏置模块、第一时钟模块和第二时钟模块；其中，

所述第一时钟模块包括第一时钟输出端和第二时钟输出端，所述第一时钟输出端用于输出第一时钟信号，所述第二时钟输出端用于输出第二时钟信号；

所述第二时钟模块包括第三时钟输出端和第四时钟输出端，所述第三时钟输出端用于输出第三时钟信号，所述第四时钟输出端用于输出第四时钟信号，所述第一时钟信号和第二时钟信号的时序相反，所述第三时钟信号和第四时钟信号的时序相反，所述第一时钟信号和第三时钟信号的时序相反；

所述第一选择偏置模块包括第一输入端、第一输出端和第二输出端，所述第一输入端与所述第一时钟输出端连接，所述第一输出端与所述第一晶体管的栅极连接，所述第二输出端与所述第一晶体管的源极以及所述第一电容的一端连接，所述第一电容远离所述第二输出端的一端与所述第二时钟输出端连接；

所述第一晶体管的漏极连接第一电源输入端；

所述第一选择偏置模块用于在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，导通所述第一晶体管；在所述第一时钟信号为低电平，所述第二时钟信号为高电平时，关断所述第一晶体管；

所述第二选择偏置模块包括第二输入端、第三输出端和第四输出端，所述第二输入端与所述第三时钟输出端连接，所述第三输出端与所述第二晶体管的栅极连接，所述第四输出端与所述第二晶体管的源极以及所述第二电容的一端连接，所述第二电容远离所述第四输出端的一端与所述第四时钟输出端连接；

所述第二晶体管的漏极连接第二电源输入端；

所述第二选择偏置模块用于在所述第三时钟信号为高电平，所述第四时钟信号为低电平时，导通所述第二晶体管；在所述第三时钟信号为低电平，所述第四时钟信号为高电平时，关断所述第二晶体管；

所述第三晶体管的栅极与所述第二输出端连接，源极与所述第四输出端连接，漏极与所述第四晶体管的漏极连接，作为信号输出端；

所述第四晶体管的栅极与所述第四输出端连接，源极与所述第二输出端连接；

所述第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管。

可选的，所述第一选择偏置模块包括：第五晶体管和第六晶体管；

所述第五晶体管的栅极与所述第六晶体管的栅极连接作为所述第一输入端，所述第五晶体管的漏极用于接收第一固定电位，所述第五晶体管的基底用于接收所述第一固定电位，所述第五晶体管的源极与所述第六晶体管的漏极连接，作为所述第一输出端；

所述第六晶体管的基底与所述第六晶体管的源极连接，作为所述第二输出端。

可选的，所述第一固定电位为低电平或零电位。

可选的，所述第二选择偏置模块包括：第七晶体管和第八晶体管；

所述第七晶体管的栅极与所述第八晶体管的栅极连接作为所述第一输入端，所述第七晶体管的漏极用于接收第二固定电位，所述第七晶体管的基底用于接收所述第二固定电位，所述第七晶体管的源极与所述第八晶体管的漏极连接，作为所述第一输出端；

所述第八晶体管的基底与所述第八晶体管的源极连接，作为所述第二输出端。

可选的，所述第二固定电位为低电平或零电位。

可选的，所述第一时钟模块为第一反相器；

所述第一反相器的输入端用于接收所述第一时钟信号，作为所述第一时钟输出端；所述第一反相器的输出端作为所述第二时钟输出端；

所述第一反相器用于对所述第一时钟信号处理后输出所述第二时钟信号。

可选的，所述第二时钟模块为第二反相器；

所述第二反相器的输入端用于接收所述第三时钟信号，作为所述第三时钟输出端；所述第二反相器的输出端作为所述第四时钟输出端；

所述第二反相器用于对所述第三时钟信号处理后输出所述第四时钟信号。

可选的，还包括：第三电容；

所述第三电容的一端与所述第三晶体管的漏极连接，所述第三电容的另一端接地。

一种电荷泵电路，包括多个依次串联的倍压源电路，所述倍压源电路为上述任一项所述的倍压源电路。

一种电子设备，包括如上述任一项所述的倍压源电路。

从上述技术方案可以看出，本申请实施例提供了一种倍压源电路、电荷泵电路及电子设备，其中，所述倍压源电路采用第一晶体管和第二晶体管作为输入电压的传递晶体管，采用第三晶体管作为第一电容对输入电压倍压后的输出电压的传递晶体管，采用第四晶体管作为第二电容对输入电压倍压后的输出电压的传递晶体管，并且第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管，而P型晶体管以N阱为基底，并且N阱可以连接任何高于地的电位，因此可以P型晶体管的基底可以直接与P型晶体管的源极连接，避免了现有CMOS型倍压源由于起到电压传递功能的N型晶体管的源极电压高于衬底电压而导致的体效应，提升了晶体管传递电压的效率，从而提升了倍压源电路的整体效率。

并且通过给P型晶体管栅极设计合适的动态偏置电路，基于两相非交叠时钟有序控制第一晶体管、第二晶体管、第三晶体管和第四晶体管的开和关，所述倍压源电路可有效避免经典CMOS型倍压源电路开关瞬间出现的电流回流问题。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的倍压源电路的结构示意图；

图2为两相非交叠时钟信号的时序示意图；

图3为本申请的一个实施例提供的一种倍压源电路的电路结构示意图；

图4为本申请的另一个实施例提供的一种倍压源电路的电路结构示意图；

图5为本申请的又一个实施例提供的一种倍压源电路的电路结构示意图；

图6为本申请的再一个实施例提供的一种倍压源电路的电路结构示意图。

具体实施方式

正如背景技术所述，现有的倍压源电路中，由于传递电压的晶体管与制备倍压源电路的晶圆之间存在掺杂类型不同，而导致的体效应的问题，降低了这些晶体管传递电压的效率，进而降低了倍压源电路的整体效率。

具体原理解释如下，如图1所示，图1为现有技术中的倍压源电路的电路结构示意图，该倍压源电路由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一电容C1和第二电容C2构成，其中，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4交叉耦合连接，具体连接关系如图1；在图1中，第一电容C1远离第一晶体管M1的一端用于输入第一时钟信号CK，第二电容C2远离第二晶体管M2的一端用于输入第二时钟信号CKB，第一时钟信号CK和第二时钟信号CKB的时序相反。在工作过程中，当第一时钟信号CK为高电平，第二时钟信号CKB为低电平时，第二晶体管M2和第四晶体管M4打开，第一晶体管M1和第三晶体管M3关断，输入电压VDD被第二晶体管M2传递到第二电容C2的一端，第一电容C1倍压形成2VDD通过打开的第四晶体管M4输出至输出端。当第一时钟信号CK为低电平，第二时钟信号CKB为高电平时，第一晶体管M1和第三晶体管M3打开，第二晶体管M2和第四晶体管M4关断，输入电压VDD被第一晶体管M1传递到第一电容C1的一端，第二电容C2倍压形成2VDD通过打开的第三晶体管M3输出至输出端VOUT。

但是在图1所示的电路结构中，由于集成电路制造工艺使用的晶圆通常为P型晶圆，第一晶体管M1和第二晶体管M2由于为N型晶体管，N型晶体管需要以P阱为基底，为P阱只能接地(GND)，而第一晶体管M1和第二晶体管M2的源极需要接收输入电压VDD，源极电压大于基底电压就会使得第一晶体管M1和第二晶体管M2中存在严重的体效应，导致第一晶体管M1和第二晶体管M2的阈值电压和等效电阻上升，不仅提升了第一晶体管M1和第二晶体管M2的导通时间，而且降低了第一晶体管M1和第二晶体管M2传递的电压的幅值，使得第一晶体管M1和第二晶体管M2的传递电压的效率降低，从而降低了倍压源电路的整体效率。这在某些特定工艺角和温度条件下时，这个问题尤为严重。

并且需要注意的是，由于第一时钟信号CK和第二时钟信号CKB通常并不是理想的反向时钟，当时钟信号由高电平向低电平转换或由低电平向高电平转换时，通常存在延迟(图2为两相非交叠时钟，此处为普通反相器引入的时钟延时)，这就会导致第一晶体管M1和第二晶体管M2以及第三晶体管M3和第四晶体管M4都存在不同程度的电流回流问题，进一步降低了倍压源电路的效率。

如采用图2所示的两相非交叠时钟，假设第一时钟信号CK为波形C11所示的时钟信号，第二时钟信号CKB为波形C22所示的时钟信号，当第一时钟信号CK由高电平向低电平转换时，第二时钟信号CKB由于存在延迟T1，仍然处于低电平，此时第一晶体管M1和第二晶体管M2均关闭，但第四晶体管M4的源极电压为2VDD，栅极电压为VDD，漏极电压为VDD，因此保持打开状态，由于没有输入电压，导致输出端的2VDD的输出电压通过第四晶体管M4向倍压源电路内部流入，导致倍压源电路的输出电压的幅值降低，进一步降低了倍压源电路的效率。

同样的，当第一时钟信号CK由低电平向高电平转换时，由于存在延迟T2，第二时钟信号CKB早T2时间由高电平转换为低电平，会出现输出端的2VDD的输出电压通过打开的第三晶体管M3向倍压源电路内部流入，导致倍压源电路的输出电压的幅值降低，进一步降低了倍压源电路的效率。

而假设当第一时钟信号CK先由低电平转换为高电平，而第二时钟信号CKB后T1时间由高电平转换为低电平时，又会存在第二晶体管M2在延迟时间T1时间内保持打开，从而出现漏电流的情况。因此，现有技术中的倍压源电路在应用两相非交叠时钟时，也会出现电流回流的情况，降低倍压源电路的效率。

有鉴于此，本申请实施例提供了一种倍压源电路、电荷泵电路及电子设备，其中，所述倍压源电路采用第一晶体管和第二晶体管作为输入电压的传递晶体管，采用第三晶体管作为第一电容对输入电压倍压后的输出电压的传递晶体管，采用第四晶体管作为第二电容对输入电压倍压后的输出电压的传递晶体管，并且第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管，而P型晶体管以N阱为基底，并且N阱可以连接任何高于地的电位，因此可以P型晶体管的基底可以直接与P型晶体管的源极连接，避免了由于源极电压高于衬底电压而导致的体效应，提升了晶体管传递电压的效率，从而提升了倍压源电路的整体效率。

并且所述倍压源电路在使用如图2所示的两相非交叠时钟时，由于第三晶体管和第四晶体管在延迟时间中的提前关断，避免了输出端的电压回流的情况出现，进一步提升了倍压源电路的整体效率。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种倍压源电路，如图3所示，包括：第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第一电容C1、第二电容C2、第一选择偏置模块10、第二选择偏置模块20、第一时钟模块30和第二时钟模块40；其中，

所述第一时钟模块30包括第一时钟输出端和第二时钟输出端，所述第一时钟输出端用于输出第一时钟信号，所述第二时钟输出端用于输出第二时钟信号；

所述第二时钟模块40包括第三时钟输出端和第四时钟输出端，所述第三时钟输出端用于输出第三时钟信号，所述第四时钟输出端用于输出第四时钟信号，所述第一时钟信号和第二时钟信号的时序相反，所述第三时钟信号和第四时钟信号的时序相反，所述第一时钟信号和第三时钟信号的时序相反；

所述第一选择偏置模块10包括第一输入端、第一输出端和第二输出端，所述第一输入端与所述第一时钟输出端连接，所述第一输出端与所述第一晶体管Q1的栅极连接，所述第二输出端与所述第一晶体管Q1的源极以及所述第一电容C1的一端连接，所述第一电容C1远离所述第二输出端的一端与所述第二时钟输出端连接；

所述第一晶体管Q1的漏极连接第一电源输入端；

所述第一选择偏置模块10用于在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，导通所述第一晶体管Q1；在所述第一时钟信号为低电平，所述第二时钟信号为高电平时，关断所述第一晶体管Q1；

所述第二选择偏置模块20包括第二输入端、第三输出端和第四输出端，所述第二输入端与所述第三时钟输出端连接，所述第三输出端与所述第二晶体管Q2的栅极连接，所述第四输出端与所述第二晶体管Q2的源极以及所述第二电容C2的一端连接，所述第二电容C2远离所述第四输出端的一端与所述第四时钟输出端连接；

所述第二晶体管Q2的漏极连接第二电源输入端；

所述第二选择偏置模块20用于在所述第三时钟信号为高电平，所述第四时钟信号为低电平时，导通所述第二晶体管Q2；在所述第三时钟信号为低电平，所述第四时钟信号为高电平时，关断所述第二晶体管Q2；

所述第三晶体管Q3的栅极与所述第二输出端连接，源极与所述第四输出端连接，漏极与所述第四晶体管Q4的漏极连接，作为信号输出端VOUT；

所述第四晶体管Q4的栅极与所述第四输出端连接，源极与所述第二输出端连接；

所述第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4均为P型晶体管。

在本实施例提供的倍压源电路的实际工作过程中，当第一时钟信号和第四时钟信号为高电平，第二时钟信号和第三时钟信号为低电平时，第一选择偏置模块10导通所述第一晶体管Q1，因为第一晶体管Q1为P型晶体管，所以输入电压VDD被高效地传输至节点N。此时节点NB为2VDD电位，第二时钟信号和第三时钟信号为低电平，NB节点处的2VDD电位被偏置到第二晶体管Q2的栅极，第二晶体管Q2被关断，此过程中，第三晶体管Q3传输2VDD电压至所述信号输出端，第四晶体管Q4关断。

当第一时钟信号和第四时钟信号为低电平，第二时钟信号和第三时钟信号为高电平时，第一选择偏置模块10关断所述第一晶体管Q1，第二选择偏置模块20导通所述第二晶体管Q2，低电平被偏置到第二晶体管Q2的栅极。因为第二晶体管Q2为P型晶体管，所以输入电压VDD被高效地传输至节点NB。此时节点N为2VDD电位，第一时钟信号和第四时钟信号为地电位，第二选择偏置模块20将N节点的2VDD电位偏置到第一晶体管Q1的栅极，第一晶体管Q1被关断。在该阶段，第四晶体管Q4传输2VDD电压至所述信号输出端，第三晶体管Q3被关断。

仍然参考图2，当所述第一时钟信号为C11所示的时钟信号，所述第三时钟信号为C22所示的时钟信号时，第二时钟信号为第一时钟信号的反相时钟信号，所述第四时钟信号为第三时钟信号的反相时钟信号。在第一时钟信号由高电平向低电平转换，第三时钟信号由低电平向高电平转换时，假设存在延迟T1，在T1时间段内，第一时钟信号和第三时钟信号均为低电平、第二时钟信号和第四时钟信号均为高电平，第三晶体管Q3首先被关断，此时第四晶体管Q4也处于关断状态，只有延迟T1过后，第三时钟信号转换为高电平，第四时钟信号转换为低电平时，第四晶体管Q4才会打开进行正常的2VDD的输出，避免了信号输出端的2VDD电压在开关转换过程中通过第三晶体管Q3向倍压源内部回流的情况出现。

同样的，在第三时钟信号由高电平向低电平转换，第一时钟信号由低电平向高电平转换时，第三时钟信号早T2时间转换为低电平，同样的，在本实施例中，第四晶体管Q4首先被关断，此时第三晶体管Q3也处于关断状态，只有延迟T2过后，第一时钟信号转换为高电平时，第三晶体管Q3才会打开进行正常的2VDD的输出，避免了信号输出端的2VDD电压在开关转换过程中通过第四晶体管Q4向倍压源内部回流的情况出现。

在上述实施例的基础上，本申请的一个实施例提供了一种可行的第一偏置模块和第二偏置模块的构成，如图4所示，所述第一选择偏置模块10包括：第五晶体管Q5和第六晶体管Q6；

所述第五晶体管Q5的栅极与所述第六晶体管Q6的栅极连接作为所述第一输入端，所述第五晶体管Q5的漏极用于接收第一固定电位，所述第五晶体管Q5的基底用于接收所述第一固定电位，所述第五晶体管Q5的源极与所述第六晶体管Q6的漏极连接，作为所述第一输出端；

所述第六晶体管Q6的基底与所述第六晶体管Q6的源极连接，作为所述第二输出端。

所述第二选择偏置模块20包括：第七晶体管Q7和第八晶体管Q8；

所述第七晶体管Q7的栅极与所述第八晶体管Q8的栅极连接作为所述第一输入端，所述第七晶体管Q7的漏极用于接收第二固定电位，所述第七晶体管Q7的基底用于接收所述第二固定电位，所述第七晶体管Q7的源极与所述第八晶体管Q8的漏极连接，作为所述第一输出端；

所述第八晶体管Q8的基底与所述第八晶体管Q8的源极连接，作为所述第二输出端。

可选的，所述第一固定电位为低电平或零电位。

可选的，所述第二固定电位为低电平或零电位。在图4中标号VSS表示零电位或地电位。

可选的，所述第五晶体管Q5和第七晶体管Q7为N型晶体管，N型晶体管的基底接地；第六晶体管Q6和第八晶体管Q8为P型晶体管，P型晶体管的基底与源极连接。

在上述实施例的基础上，本申请的另一个实施例提供了一种第一时钟模块30和第二时钟模块40的可行构成，如图5所示，所述第一时钟模块30为第一反相器31；

所述第一反相器31的输入端用于接收所述第一时钟信号，作为所述第一时钟输出端；所述第一反相器31的输出端作为所述第二时钟输出端；

所述第一反相器31用于对所述第一时钟信号处理后输出所述第二时钟信号。

所述第二时钟模块40为第二反相器41；

所述第二反相器41的输入端用于接收所述第三时钟信号，作为所述第三时钟输出端；所述第二反相器41的输出端作为所述第四时钟输出端；

所述第二反相器41用于对所述第三时钟信号处理后输出所述第四时钟信号。

仍然参考图5，所述第一反相器31的第一工作电压输入端用于接收高电平(例如可以是工作电压VDD)，所述第一反相器31的第二工作电压输入端用于接收低电平(例如可以是零电位或地电位VSS)；所述第二反相器41的第一工作电压输入端用于接收高电平，所述第二反相器41的第二工作电压输入端用于接收低电平。

在上述实施例的基础上，在本申请的又一个实施例中，如图6所示，所述倍压源电路还包括：

第三电容C3；

所述第三电容C3的一端与所述第三晶体管Q3的漏极连接，所述第三电容C3的另一端接地。

所述第三电容C3用于对所述信号输出端输出的电压信号进行去耦处理。

相应的，本申请实施例还提供了一种电荷泵电路，包括多个依次串联的倍压源电路，所述倍压源电路为上述任一实施例所述的倍压源电路。

相应的，本申请实施例还提供了一种电子设备，包括如上述任一实施例所述的倍压源电路。

综上所述，本申请实施例提供了一种倍压源电路、电荷泵电路及电子设备，其中，所述倍压源电路采用第一晶体管和第二晶体管作为输入电压的传递晶体管，采用第三晶体管作为第一电容对输入电压倍压后的输出电压的传递晶体管，采用第四晶体管作为第二电容对输入电压倍压后的输出电压的传递晶体管，并且第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管，而P型晶体管以N阱为基底，并且N阱可以连接任何高于地的电位，因此可以P型晶体管的基底可以直接与P型晶体管的源极连接，避免了现有CMOS型倍压源由于起到电压传递功能的N型晶体管的源极电压高于衬底电压而导致的体效应，提升了晶体管传递电压的效率，从而提升了倍压源电路的整体效率。

并且通过给P型晶体管栅极设计合适的动态偏置电路，基于两相非交叠时钟有序控制第一晶体管、第二晶体管、第三晶体管和第四晶体管的开和关，所述倍压源电路可有效避免经典CMOS型倍压源电路开关瞬间出现的电流回流问题。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。