一种低功耗的时间数字转换器及其PHV补偿方法

摘要

本发明公开了一种低功耗的时间数字转换器及其PHV补偿方法，所述低功耗的时间数字转换器使时间数字的转换更加稳定可靠的同时，能够显著减少电路的功耗和面积。本发明同时提出了配合以上电路工作的TDC_Gain计算算法，并通过RTL电路实现。高速的TDC硬件电路与RTL算法电路相互协作，可以使整个TDC系统的测量误差小于一个TDC_LSB、具有极强的稳定性和鲁棒性、较小的电路面积和较低的功耗。

说明书

技术领域

本发明涉及射频通信领域，尤其涉及一种低功耗的时间数字转换器及其PHV补偿方法。

背景技术

时间数字转换器(TDC)广泛应用于全数字锁相环中(ADPLL)。在二十世纪初，几乎所有的频率综合器中都使用基于电荷泵锁相环的系统架构。最近几年随着集成电路的制造工艺不断更新，这种主要基于模拟电路的系统架构已经完全无法体现深亚微米CMOS工艺带来的巨大优势。为了缓解或解决电荷泵锁相环所面临的困难，TI公司早在2003年就已经研发出了能够完全替代电荷泵锁相环的全数字锁相环。在接下来的十几年里，尽管ADPLL技术不断发展成熟，但是其内部的关键电路-TDC仍然需要小心设计，且就目前而言，TDC电路消耗的面积和功耗仍然占据了整个芯片系统很大一部分。因此，研发低功耗、小面积的TDC电路成为该领域的一大热点。

传统的TDC电路是利用反相器作为延时链对振荡器输出的高频信号CKV进行延时，使用外部基准时钟信号F_ref对各级延时单元的输出信号进行采样。对于周期为n*T_d(T_d为单个延时单元的延时)振荡器输出信号，至少需要n个延时单元，即延时链需要完全覆盖整个CKV的周期。环形TDC能够显著减少延时链的长度，但是需要复杂的逻辑实现。另外，高频信号在经过延时链是会产生巨大的开关功耗。

发明内容

根据现有技术存在的问题，本发明公开了一种低功耗的时间数字转换器及其PHV补偿方法，其中低功耗的时间数字转换器具体包括：

包括时间数字编码产生电路、CKR的产生电路、PHV_INT的计数电路和TDC_EN产生电路；

所述时间数字编码产生电路中的F_ref信号经过29个延时单元得到信号F_rd<29∶1>，信号F_rd<29∶1>依次作为29个SAFF的采样时钟对补偿时钟Phase₀进行采样，得到时间数字转换器的编码输出TDC_Q₀<29∶1>，使用F_rd<15>作为SAFF的采样时钟对Phase₉₀进行采样，得到TDC_Q₉₀<15>信号；

所述CKR的产生电路在工作状态下使用Phase₀和Phase₁₈₀分别对Fr_d<15>信号进行采样，再使用Phase₀和Phase₂₇₀分别对前级DFF的输出再采样，最后用Phase₂₇₀作为时钟对两路信号再一次采样得到CKR的两路待选信号CKR0和CKR180，最后使用TDC_Q₉₀<15>作为Mux的选择信号得到CKR信号。

一种低功耗的时间数字转换器的PHV补偿方法，该方法包括TDC_Q₀<29∶1>的译码逻辑和采用补偿值Frac∈[-0.5，0.5)的补偿机制，该补偿机制具体采用如下方式：

S1：当TDC_Q₀<15>＝0，有：

●T_r1！＝15，则T_r1为准确值，此时补偿值Frac＝-T_r1*TDC_Gain；

●T_r1＝15，此时使用T_r2近似计算补偿值Frac＝-0.5+T_r2*TDC_Gain；

S2：当TDC_Q₀<15>＝1，有：

●T_f1！＝15，则T_f1为准确值，此时补偿值Frac＝T_f1*TDC_Gain；

●T_f1＝15，此时使用T_f2近似计算补偿值Frac＝0.5-T_f2*TDC_Gain；

如果在F_rd<15>对Phase0和Phase90分别进行采样得到TDC_Q₀<15>和TDC_Q₉₀<15>的过程中有采样错误，该补偿机制也在后续处理中纠正错误得到正确的补偿结果，具体的错误情况及对应的纠正过程如下：

M：若TDC_Q₉₀<15>为0，则整数计数采样时钟CKR由CKR180产生，此时PHV计数不会增加1，且TDC_Q₉₀<15>&TDC_Q₀<15>＝0；若TDC_Q₉₀<15>为1，则CKR由CKR0产生，此时PHV计数增加1，且TDC_Q₉₀<15>&TDC_Q₀<15>＝1，相减后结果与TDC_Q₉₀<15>为0时一致；

P：在F_rd<15>的上升沿在补偿时钟Phase₀的下降沿附近时：若TDC_Q₀<15>为1，补偿值接近+0.5，TDC_Q₉₀<15>&TDC_Q₀<15>＝1；若TDC_Q₀<15>为0，补偿值接近-0.5，TDC_Q₉₀<15>&TDC_Q₀<15>＝0，补偿结果与TDC_Q₀<15>为1时一致。

一种鲁棒性TDC_Gain的计算方法，包括以下步骤：

S1：当TDC_Q₀<15>＝0，有：

●当T_r1小于T_r2时，F_rd<15>距离右侧的上升沿较近，T_ckv＝(T_r2+T_f1)*T_inv。若T_f2饱和(T_f2＝15)，则T_ckv用(T_r2+T_r1)*T_inv*2近似。；

●当T_r1大于T_r2时，F_rd<15>距离左侧的上升沿较近，T_ckv＝(T_r1+T_f1)

*T_inv。若T_f1饱和(T_f1＝15)，则T_ckv用(T_r2+T_r1)*T_inv*2近似；

S2：当TDC_Q₀<15>＝1，有：

●当T_f1小于T_f2时，F_rd<15>距离左侧的上升沿较近，T_ckv＝(T_r2+T_f1)*T_inv。若T_r2饱和(T_r2＝15)，则T_ckv用(T_f2+T_f1)*T_inv*2近似。

●当T_f1大于T_f2时，F_rd<15>距离右侧的上升沿较近，T_ckv＝(T_r1+T_f1)*T_inv。若T_r1饱和(T_r1＝15)，则T_ckv用(T_f2+T_f1)*T_inv*2近似。

由于采用了上述技术方案，本发明公开了一种低功耗的时间数字转换器、同时提出了配合以上电路工作的、具有极强鲁棒性和稳定性的PHV补偿算法和TDC_Gain计算算法，并通过RTL电路实现。高速的TDC硬件电路与RTL算法电路相互协作，可以使整个TDC系统的测量误差小于一个TDC_LSB、具有极强的稳定性和鲁棒性、较小的电路面积和较低的功耗。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为TDC延时链与TDC_Q产生电路实现图；

图2为带Enable信号的SAFF原理图；

图3为CKR产生逻辑电路图；

图4为CKR产生时序图；

图5为PHV整数计数电路示意图；

图6为TDC_Q₀<29∶1>译码示意图；

图7为TDC_EN信号产生逻辑图；

图8 TT/27℃Corner不同CKV频率下TDC误差及TDC_Gain变化图；

图9 SS/125℃Corner不同CKV频率下TDC误差及TDC_Gain变化图；

图10 FF/-40℃Corner不同CKV频率下TDC误差及TDC_Gain变化图；

图11 TDC有无TDC_EN信号消耗电流对比图；

图12为本发明中低功耗的时间数字转换器的电路原理图。

具体实施方式

为使本发明的技术方案和优点更加清楚，下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚完整的描述：

如图12所示的一种低功耗的时间数字转换器，该TDC电路适用于全数字锁相环(ADPLL)中相位误差的计算，该时间数字转换器具体包括时间数字编码产生电路、CKR的产生电路、PHV_INT的计数电路以及TDC_EN产生电路；该电路提出了配合以上电路工作的、具有极强鲁棒性和稳定性的PHV补偿算法和TDC_Gain计算算法，并通过RTL电路实现。高速的TDC硬件电路与RTL算法电路相互协作，可以使整个TDC系统的测量误差小于一个TDC_LSB、具有极强的稳定性和鲁棒性、较小的电路面积和较低的功耗。

一种低功耗的时间数字转换器，该电路结构适用于ADPLL中相位误差的小数位补偿，使ADPLL在频率锁定时得到更高的输出频率的精度。低功耗的时间数字转换器TDC的具体工作过程包括以下步骤：

步骤1-1：DCO(数控振荡器)的输出经过差分二分频电路生成四路相位依次相差90°的时钟信号Phase₀、Phase₉₀、Phase₁₈₀、Phase₂₇₀，其中Phase₀作为补偿时钟信号，Phase₉₀作为计数时钟信号，Phase₁₈₀、Phase₂₇₀作为前面两路时钟的延时时钟；

步骤2-1基准时钟F_ref经过29个延时单元的延时后得到一组位宽与延时单元数目相等的总线F_rd<29∶1>，该总线分别作为SAFF的采样时钟对补偿时钟Phase₀进行采样，得到一组数据总线TDC_Q₀<29∶1>；

步骤2-2将步骤2-1中得到的F_ref经过15个延时单元的信号F_rd<15>对计数时钟Phase₉₀采样，得到TDC_Q₉₀<15>；

步骤3-1将步骤2-1中得到的F_rd<15>用四路不同相位时钟Phase₀、Phase₉₀、Phase₁₈₀、Phase₂₇₀先后进行采样，得到CKR的两路待选信号CKR0和CKR180；

步骤3-2使用步骤2-2得到的TDC_Q₉₀<15>作为MUX的选择信号对两路待选信号进行选择得到CKR；

步骤4-1整数计数电路对计数时钟Phase₉₀的周期进行计数，每次Phase₉₀的上升沿计数值加1，使用步骤3-2中得到的CKR信号对计数值采样，得到该F_ref周期内PHV_INT的数值；

所述PHV补偿机制均使用数字逻辑的方法实现，包括以下步骤：

步骤5-1将步骤2-1得到的数据总线TDC_Q₀<29∶1>用Verilog代码进行译码，得到4组数据T_r1、T_r2、T_f1、T_f2；

步骤5-2将步骤5-1得到的4组数据T_r1、T_r2、T_f1、T_f2经过补偿算法得到PHV_Frac，并得到TDC的增益TDC_Gain。

如图1所示，时间数字编码产生电路中的F_ref信号经过29个延时单元得到信号F_rd<29∶1>，信号F_rd<29∶1>，依次作为29个SAFF的采样时钟对补偿时钟Phase₀进行采样，得到TDC的编码输出TDC_Q₀<29∶1>；与此同时，使用F_rd<15>作为SAFF的采样时钟对Phase₉₀进行采样，得到TDC_Q₉₀<15>信号；

图2所示为一种带Enable信号的SAFF的原理图，其工作原理如下：

若EN信号为低，输入管M_N1和M_N2关断，交叉耦合通路电流为0；同时PMOS管M_P6和M_P4开启，使M_P8和M_P7关断，电路输出级电流也为0；

若EN信号为高，电路正常工作，即在CLK的上升沿对输入数据进行采样。由于SAFF具有使能功能，配合后面介绍的Enable信号产生逻辑电路，可以使SAFF仅在F_ref上升沿前后一小段时间内开启，其余大部分时间都处于关断状态，这样可以极大地降低电路的功耗。

图3所示为CKR的产生逻辑电路图，具体实现如下：

为了避免DFF的metastability问题，使用Phase₀和Phase₁₈₀分别对F_rd<15>信号进行采样，为了降低对后级电路的时序压力，再使用Phase₀和Phase₂₇₀分别对前级DFF的输出再采样，最后用Phase₂₇₀作为时钟对两路信号再一次采样得到CKR的两路待选信号CKRO和CKR180。最后使用TDC_Q₉₀<15>作为Mux的选择信号得到CKR信号。其具体时序如图4所示；

在图4中的区域4，CKR的产生会延后一个CKV的周期，导致PHV的计数增加1，因此PHV的整数计数结果需要减去TDC_Q₉₀<15>&TDC_Q₀<15>。F_rd<15>对Phase0和Phase90分别进行采样得到TDC_Q₀<15>和TDC_Q₉₀<15>的过程中，若发生metastability问题，可能的结果如下：

在区域3和区域4的相交处：若TDC_Q₉₀<15>为0，则CKR由CKR180产生，此时PHV计数不会增加1，且TDC_Q₉₀<15>&TDC_Q₀<15>＝0；若TDC_Q₉₀<15>为1，则CKR由CKRO产生，此时PHV计数会增加1，且TDC_Q₉₀<15>&TDC_Q₀<15>＝1，相减后结果与TDC_Q₉₀<15>为0时一致；

在区域4和下一个Phase0周期的区域1的相交处：若TDC_Q₀<15>为1，补偿值接近+0.5，TDC_Q₉₀<15>&TDC_Q₀<15>＝1；若TDC_Q₀<15>为0，补偿值接近-0.5，TDC_Q₉₀<15>&TDC_Q₀<15>＝0，补偿结果与TDC_Q₀<15>为1时也是一致的。

综上，在产生TDC_Q₀<15>和TDC_Q₉₀<15>信号，进而判决PHV计数时是否应该减1的过程中，发生metastability问题，只要TDC_Q不出现0-1-0或者1-0-1交替变化的情况，就不会对PHV计数产生致命的错误，最坏的情况只是在对PHV整数补偿时产生数个TDC_LSB的误差。这样设计的采样系统就具有极强的鲁棒性。

本发明采用了如图5所示的分段计数器产生PHV_INT以减少计数电路的时序压力。首先将计数时钟Phase₉₀四分频后得到PHV_INT高6位PHV_INT<7∶2>的计数时钟Phase90_DIV4，PHV_INT的低2位PHV_INT<1∶0>由如图5所示的Din<3∶0>通过译码电路得到，译码逻辑如表1所示：

Din<3∶0>PHV<1∶0>000011000100001101011110111111111000110001100010

表1 PHV_INT低2位译码逻辑

TDC译码方式如图6所示，TDC_Q₀<29∶1>经过译码逻辑电路得到4组数据T_r1、T_r2、T_f1、T_f2，利用该4组数据进行PHV补偿的具体方法如下：

(1)当TDC_Q₀<15>＝0，即图6中左图所示，有：

●T_r1！＝15，则T_r1为准确值，此时补偿值Frac＝-T_r1*TDC_Gain；

●T_r1＝15，此时使用T_r2近似计算补偿值Frac＝-0.5+T_r2*TDC_Gain；

(2)当TDC_Q₀<15>＝1，即图6中右图所示，有：

●T_f1！＝15，则T_f1为准确值，此时补偿值Frac＝T_f1*TDC_Gain；

●T_f1＝15，此时使用T_f2近似计算补偿值Frac＝0.5-T_f2*TDC_Gain；

理论上该补偿方法可以在TDC的测量范围小于一个CKV的周期的情况下也能保持较小的测量误差。

TDC_Gain由下面的公式得到：

式中T_inv为单个延时单元的延时时间，T_ckv为CKV的周期。其计算方法如下：

(1)当TDC_Q₀<15>＝0，即图6中左图所示，有：

●当T_r1小于T_r2时，F_rd<15>距离右侧的上升沿较近，T_ckv＝(T_r2+T_f1)*T_inv。若T_f2饱和(T_f2＝15)，则T_ckv用(T_r2+T_r1)*T_inv*2近似。；

●当T_r1大于T_r2时，F_rd<15>距离左侧的上升沿较近，T_ckv＝(T_r1+T_f1)*T_inv。若T_f1饱和(T_f1＝15)，则T_ckv用(T_r2+T_r1)*T_inv*2近似；

(2)当TDC_Q₀<15>＝1，即图6中右图所示，有：

●当T_f1小于T_f2时，F_rd<15>距离左侧的上升沿较近，T_ckv＝(T_r2+T_f1)*T_inv。若T_r2饱和(T_r2＝15)，则T_ckv用(T_f2+T_f1)*T_inv*2近似。

●当T_f1大于T_f2时，F_rd<15>距离右侧的上升沿较近，T_ckv＝(T_r1+T_f1)*T_inv。若T_r1饱和(T_r1＝15)，则T_ckv用(T_f2+T_f1)*T_inv*2近似；

按照上述逻辑计算的TDC_Gain在TDC的测量范围大于等于一个CKV周期的情况下是准确的，当TDC的测量范围小于一个CKV周期时，会有一定的概率出现误差(即只求出半个CKV的周期的情况)，并且CKV周期相对TDC的测量范围越大，出现误差的概率就越大。所以在RTL代码中TDC_Gain为12位定点数，且对TDC_Gain做了16点的滑动平均，能够减小TDC_Gain的变化引入的误差。

如图7所示，将Phase90_DIV4进行2分频得到Phase90_DIy8，对F_rd<29>进行数次采样，每次采样能够使F_rd<29>延迟约3.3ns，将数次采样后的输出与CKR作或非运算后得到TDC_EN信号，控制TDC中SAFF在需要工作的一小段时间内开启，以降低系统功耗。

后仿真过程、结果及分析如下：

(1)后仿真过程：为了保证基准时钟F_ref的上升沿在CKV的任意位置都能够得到正确的补偿结果，本实验对TDC进行后仿真时使用VerilogA编写了一个矩形波波形发生器，其产生的波形的上升沿与下降沿的时间差在一个CKV周期内随机变化，使用该矩形波作为TDC的基准时钟F_ref，CKV的频率不发生变化，将TDC补偿后的PHV做微分后与理想情况下的PHV微分值做差得到TDC的测量误差，若测量误差在1LSB以下表示TDC工作正常。后仿真时基准时钟F_ref的频率固定为100MHz，分别在CKV的频率为2011MHz、2417MHz、3011MHz条件下进行10μs的瞬态仿真，分别得到TDC的测量误差和TDC_Gain的波形。

(2)后仿真结果及分析：

T_inv后仿结果在不同的Corner下存在一些偏差，图9所示为TT/27℃Corner下的F_rd<29∶1>的波形图。更为极端的Corner下的数据如表2所示：

PVTT_invTT/27°18psSS/125°23.5psFF/-40°15ps

表2不同工艺角下的T_inv

由此得到不同工艺角、不同CKV频率下的TDC LSB数据如表3所示：

如图8所示，TT/27℃Corner下，不同CKV频率下的测量误差都在1个TDC_LSB以下，TDC_Gain最大波动范围大约为3；

如图9所示，SS/125℃Corner下，不同CKV频率下的测量误差都在1个TDC_LSB以下，TDC_Gain最大波动范围大约为5；

如图10所示，FF/-40℃Corner下，不同CKV频率下的测量误差都在1个TDC_LSB以下，TDC_Gain最大波动范围大约为5；

如图11所示，TT/27℃Corner下，T_ref＝16MHz，F_ckv＝2.4GHz，TDC_EN产生电路中F_rd<29>的延时DFF数目为7(最大值，延时更多会导致TDC_EN的上升沿延后至F_ref的上升沿之后)，TDC有无TDC_EN信号的电流对比图。TDC总的平均电流为1.3mA；若TDC_EN始终有效，TDC的总平均电流为2.6mA，节省了一半的电流。

以上所述仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。