Symmetric-ISA (Instruction Set Architecture) asymmetric-performance multicore processors (AMPs) were shown to deliver higher performance per watt and area than its symmetric counterparts [1, 2], and so it is likely that future multicore processors will combine a few fast cores characterized by complex pipelines, high clock frequency, high area requirements and power consumption, and many slowudones, characterized by simple pipelines, low clock frequency, low area requirements and power consumption.udRecent research has highlighted that eficiency of AMP systems could be improved using two kinds of core specializations [3, 4]. The former ensures that fast coresudare used for those applications that eficiently utilize these cores' "expensive" features, while slow cores would be used for applications spending a majority of theirudexecution time stalling the processor, thus utilizing complex cores ineficiently. The latter leverages the efectiveness of these systems by using fast cores to accelerate sequential phases of parallel applications, and devoting slow cores to running parallel phases.udTo fully tap into the potential of specialization, the operating system (OS) must be aware of the hardware asymmetry when making scheduling decisions and mapudapplications to cores in consideration of their performance characteristics. While the design and the theoretical benefits of AMPs have been extensively investigated [1, 5],udthe study of real-world operating system support for these upcoming architectures has not been addressed comprehensively to date. So the questions as to whetherudthis potential can be delivered eficiently by the operating system to unmodified applications, and what the associated overheads are remain open.udIn this thesis, we propose a set of OS-level scheduling algorithms aimed to unleash the potential of specialization. These algorithms have been implemented onudan actual operating system and extensively evaluated on real multicore hardware made asymmetric via dynamic voltage and frequency scaling (DVFS). Notably, none of these algorithms require changes to applications but only moderate changes to the target operating system, providing proof of concept towards lightweight OS support for asymmetric hardware. Our evaluation also includes an extensive comparison with previously proposed asymmetry-aware schedulers to provide a clearer understanding of the pros and cons behind our proposals. [RESUMEN]Los procesadores multicore asimétricos con repertorio común de instrucciones – AMPs (Asymmetric Multicore Processors)– han sido propuestos recientemente como firme alternativa a los multicores simétricos actuales, prometiendo un mayor rendimiento por vatio. Por ello, es probable que próximas generaciones de procesadores multicore integren, en un mismo chip, unos pocos cores complejos junto con numerosos cores más simples y de bajo consumo. El potencial de los sistemas AMP puede extraerse principalmente mediante dos técnicas especialización de cores. La primera técnica asegura el uso de cores complejos por parte de las aplicaciones que explotan más eficientemente las sofisticadas características microarquitectónicas de éstos, y relega a cores simples el resto de aplicaciones. La segunda técnica explota la capacidad de aceleración monohilo de los cores complejos para la ejecución de fases secuenciales en las aplicaciones, mientras que las fases paralelas se ejecutan en cores simples. Aunque los beneficios de la especialización de cores se han hecho patentes en diversos estudios, no se ha llevado a cabo hasta la fecha un análisis exhaustivo del soporte necesario en un sistema operativo real que permita trasladar estos beneficios de manera transparente a las aplicaciones. En esta tesis hemos mostrado cómo y hasta qué punto, las estrategias de especialización pueden explotarse mediante planificación de procesos en el sistema operativo. Para ello, hemos propuesto diversos algoritmos de planificación para AMPs implementados en un sistema operativo real y evaluados exhaustivamente en plataformas multicore asimétricas emuladas. Las principales contribuciones de esta tesis son las técnicas propuestas para la detección y aceleración de fases secuenciales en software paralelo, así como los modelos de estimación del speedup que experimentan las aplicaciones al ejecutar en cores complejos con respecto a cores simples.
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机译：事实证明，对称ISA（指令集体系结构）非对称性能多核处理器（AMP）的每瓦特和面积比对称对称多核处理器[1，2]更高，因此，未来的多核处理器可能会结合一些快速的性能。核心具有复杂的流水线，高时钟频率，高面积要求和功耗，以及许多慢速信号，其特征是流水线简单，低时钟频率，低面积要求和功耗。 ud最近的研究强调了AMP系统的效率可以使用两种核心专业技术进行改进[3，4]。前者确保将快速内核用于有效利用这些内核“昂贵”功能的应用程序，而慢速内核将用于花费大部分执行时间使处理器停顿的应用程序，从而无法充分利用复杂内核。后者通过使用快速内核来加速并行应用程序的顺序阶段，并使用慢速内核来运行并行阶段来利用这些系统的有效性。 ud要充分挖掘专业化的潜力，操作系统（OS）必须意识到考虑到内核的性能特征，在制定调度决策并将应用程序映射到内核时，硬件不对称。尽管已经对AMP的设计和理论收益进行了广泛的研究[1，5]，但是迄今为止，对这些新架构的实际操作系统支持的研究尚未得到全面解决。因此，存在以下问题：该潜力是否可以由操作系统有效地传递给未修改的应用程序，以及相关的开销仍未解决。 ud本文中，我们提出了一套旨在释放该潜力的OS级调度算法。专业化。这些算法已在 udan实际操作系统上实现，并在通过动态电压和频率缩放（DVFS）非对称的真实多核硬件上进行了广泛评估。值得注意的是，这些算法都不要求对应用程序进行更改，而仅需对目标操作系统进行适度更改，从而为轻量级OS对非对称硬件的支持提供了概念证明。我们的评估还包括与以前提出的不对称感知调度程序进行广泛的比较，以更清楚地了解我们提议背后的利弊。 [结果]失去多核成员资格的综合机制– AMP（不对称多核处理器）–切实可行的多核实践，以实际方式进行的多核竞争。在ello中，多核集成商可能会使用您的prosador，多核芯片可能会集成，而comos内核可能会导致junto con numerosos内核变得简单，而bajo会变得非常简单。潜在的经济损失AMP核心财产。细心使用的入门级电子书，包括精制的微电子学和电子学，以及可简化的普通电子书。在世界范围内发生爆炸的事故发生时，将发生事故的原因全部归罪于法院，而从法院审理的案件中，法院判决的理由是由法院裁决的。取消专利权的核心机构在各种工作室工作，没有在法律上证明自己的权利，而是在透明的情况下保留了权利。从本质上说，在操作过程中需要对中途进行预防性治疗。在AMP实施过程中，需要采取多种措施，在多核环境条件下要切实有效地评估和评估平台。简化软件开发的主要原则，并在软件开发方面加快了实验的速度，同时还简化了软件开发的工作。
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