Simulation of Fractal Immittance by Ladder Circuits

MICHIO SUGI; YOSHIAKI HIRANO; YASUHIRO F. MIURA

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Simulation of Fractal Immittance by Ladder Circuits

机译：梯形电路对分形阻抗的仿真

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Fractal immittance FD, expressed by an admittance #omega#~a with an optional value of a within the range 0

机译：分形阻抗FD由导纳＃omega＃〜a表示，可选值a在0 <1范围内，是由梯形电路模拟的，该梯形电路具有有限数量的电阻器和电容器，基于基于弛豫时间（DRT）模型。这样设计的DRT等效梯形图，例如a = 1/2，被发现比由相同梯级组成的常规梯形更加有效：例如，对于5个十年的带宽，相位角误差为+ -2度，例如，传统梯子需要6.426 X 10〜3个相同的梯级，而对于DRT等效电路，则需要11个梯级就足够了。

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来源
《Molecular Crystals and Liquid Crystals Science and Technology, Section A. Molecular Crystals and Liquid Crystals》 |2001年第0期|共4页
作者
MICHIO SUGI; YOSHIAKI HIRANO; YASUHIRO F. MIURA;
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作者单位

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收录信息
原文格式 PDF
正文语种 eng
中图分类晶体学;晶体学;人造石及其他胶凝材料;
关键词
non-integer-rank differential/integral; fractal immittance; fractance; ladder circuits;

机译：非整数阶微分/积分;分数阶阻抗;分数;阶梯电路;

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