kサイクルテス卜に基づく有限状態機械のテス卜生成法

摘要

半導体集積技術の発達に伴い，VLSIの大規模化，複雑化が急速に進hでいる.これに伴い，効率の良い順序回路のテスト生成技術が求められている.通常の時間展開モデルを用いたテスト生成は回路構造にのみ着目しているため，高い故障検出率を達成することが困難である.本論文では，有限状態機械を用いて設計されたコントローラは，リセット状態が明記され，リセット状態から到達可能な状態がすべて明記されている点に着目し，コントローラ回路を対象とした初期状態制約付き時間展開モデル（Time expansion model with initial state constraints：TEMIS)とそのテスト生成法を提案する.実験では，多くのコントローラ回路で故障検出率100%を達成し，TetraMaxによる時間展開モデルを用いたテスト生成より平均で11.6%高い故障検出率を得たことを示す.