A control/data flow graph transformation algorithm in high-level synthesis for control-based hardwares

Tetsuo Ishii; Nozomu Togawa; Masao Yanagisawa; Tatsuo Ohtsuki

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A control/data flow graph transformation algorithm in high-level synthesis for control-based hardwares

机译：控制基于控制的硬件的高级合成控制/数据流图变换算法

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In this paper, a control/data flow graph (CDFG) transformation algorithm is proposed for high-level synthesis system targeted at control-based hardwares. A scheduler in our system generates state transition graphs (STGs) from a CDFG. This transformation algorithm is focused on reducing the execution time of hardwares. Proposal transformation algorithm is consist of two techniques. The one reduces the number of transition in a STG by replicating sub-CDFG, and the other reduces the clock cycle time by executing arithmetic operations with memory accesses in parallel. Experimental results for several control-based hardwares demonstrate effectiveness and efficiency of the algorithm.

机译：本文提出了一种控制/数据流图（CDFG）变换算法，用于基于控制的硬件的高级合成系统。我们系统中的调度程序从CDFG生成状态转换图（STG）。该转换算法专注于减少硬件的执行时间。提案变换算法由两种技术组成。通过复制子CDFG来减少STG中的转换次数，另一个通过并行地执行存储器访问的算术运算来减少时钟周期时间。几种基于控制的硬件的实验结果证明了算法的有效性和效率。

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来源
《電子情報通信学会技術研究報告. VLSI設計技術. VLSI Design Technologies》 |2001年第695期|共8页
作者
Tetsuo Ishii; Nozomu Togawa; Masao Yanagisawa; Tatsuo Ohtsuki;
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作者单位

ol.net;

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ol.net;

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收录信息
原文格式 PDF
正文语种 jpn
中图分类大规模集成电路、超大规模集成电路;
关键词
High-level synthesis; Control/data flow graph; State transition graph; Graph transformation; Scheduling;

机译：高级合成;控制/数据流图;状态转换图;图形转换;调度;

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