スケーリングされたトランジスタに適応した高耐圧オペアンプ設計

摘要

電源電圧範囲を超える（アウトサイド·レール）出力を有する高耐圧オペアンプを設計し、1.8V、0.18μm、標準CMOSプロセスにて3V出力動作の実証に成功した。 スケーリングされたトランジスタを用いたアウトサイド·レールオペアンプは、既存設計と同等のSN比と消費電力を維持したまま、実装面積の縮小が可能で、今回実装した3V出力のアウトサイド·レールオペアンプは、0.35μmプロセスを用いた既存設計に対して47％の面積で実装可能との見積り結果を得た。