ノイズ可変比較器を用いたノンバイナリ逐次比較型アナログ-デジタル変換器の設計

摘要

電力効率の向上のためにノイズ可変比較器を用いた16ビットノンバイナリ逐次比較型アナログ-デジタル変換器（SARADC）を提案する。内部で用いる容量性デジタルーアナログ変換器（C-DAC）では容量値をノンバイナリの値とすることで冗長性を持たせ、セトリングや容量のミスマッチ、比較器からのキックバック等の影響を低減している。また3段階のリファレンスを持つDAC（tri-level DAC）を用いることでスイッチングの際の消費電力も削減している。比較器にはノイズ調整機能があり、DACでの冗長性に応じて比較器のノイズレベルを調整することでA-D変換の際の電力効率を向上させている。提案するADCを0.18μm CMOSプロセスを用いて実装し、シミュレーションによる検証においてナイキスト周波数における全高調波歪み（TDC）は-93.1dB、消費電力は32.92μW、FoMは39.0fJ／conv.-stepという結果となった。ノイズ可変比較器を用いることにより31.9%の電力の削減を達成している。