2つのパイプラインA/D変換器を用いたLMSアルゴリズ厶によるデジタル誤差校正A/D変換器の提案

摘要

パイプライン型A/D変換器(以下パイプラインADC)は中分解能•中精度で高速動作するといった特徴があるが、より高分解能•高精度で動作するよう設計しようとすると、その分ADC内のアナログ回路部の性能も求めれる。しかし、OPアンプの有限利得やキャパシタの容量ミスマッチのバラツキ等による影響により精度を10bit以上に向上することは困難である。そこで、アナログ回路部の性能を上げずに、デジタル信号処理技術であるLMSアルゴリズムを用いて性能を上げる方法が知られている。この方法は、高速ではあるが精度が不足しているパイプラインADC(補正対象のADC)と、ΔΣADC等の高分解能•高精度だが低速なADC(理想精度ADC)を用意し、二つのADCに同じ教師信号を入力したときの両者の変換結果の差を小さくするように補正対象のパイプラインADCのデジタルコードの重み付け係数を変化させ、変換結果の差がこれ以上下がらないところまで重み付け係数を変化させる方法である。欠点として、校正用に高分解能・高精度だが低速なADCを追加で用いるため面積や消費電力が倍近くなってしまうことが挙げられる。