Nested RNSの定数除算を用いた深層畳込みニューラルネットワークのFPGA実現について

摘要

画像識別等の組込み機器では学習済み深層畳み込みニューラルネットワーク（DCNN：Deep Convolutional Neural Network）の識別高速化が求められている．DCNNの演算の90%以上は2次元畳み込みであり，主に積和（MAC：Multiply-Accumulation）演算が行われている．現行のFPGAはMAC演算用のDSPブロック（Xilinx社FPGAではDSP48Eブロック）を搭載しているが，大規模なDCNNを実現する際，大量のDSPプロックが必要である．nビットの乗算はO（n·2~(2n)）の面積を必要とするため，入力数nを分解すれば面積を削減できる．剰余数系（RNS：Residue Number System）を改良したNested RNS（NRNS）を適用することで入力数nが分割されるため，コンパクトな回路で並列処理でき，かつ動作周波数が上がる．DCNNを実現するためには，活性化関数とオーバーフローを防止するための切り上げ処理を実現する必要がある．本論文では，NRNSの性質を利用してNRNS上で活性化関数ReLUを各桁のマルチプレクサで実現する．また，切り上げはNRNSの法の部分集合のダイナミックレンジによる定数除算を行う．この成立を利用して，定数除算をNRNS上でコンパクトに実現する．提案手法をNetFPGA SUME（Xilinx社Virtex7 VC7V690T）上に実現し，他のFPGA実現法と比較した結果提案手法が面積性能効率で最も優れていた．