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【24h】

積層フリップチップ実装構造の残留応力低減構造に関する研究

机译:叠层倒装芯片安装结构的残余应力降低结构研究

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摘要

モリスタ,,ク構造に代表される同位相バンプ積層構造においては,バンプI'.11のチ,,プ残留応力が数t7 MPaにも達する場合があり,チツプ内あるいは積層チ,プ間でデバィス特性分布が生じることが念されてしる。そこで,応力振幅約3OMPa以下に抑制し,積層チツプ間の応力分布の相違もほぼ0 MPaにできる構造を提案した「ンプとViaの接続構造において,千鳥配線構造が局所残留応力を低減するうえで有効であることを示し,さらに,低弾性率の緩#u材料をバンプ直Fに形成することも,局所残留応力の発生を抑制するうえで有効であることを示した。以I_の結T,から,今後の高信頼·高性能ISIの実現には,残留応力を低減する最適構であることを明らかにした。
机译:在由Morista表示的同相凸块层压结构中,并且凸起的凸起I'11和残余应力的数量也可以达到几T7 MPa,并且在芯片或层压芯片中。它是一种特征分布发生。 因此,叠层芯片之间的应力幅度为约3MPa或更小,并且层叠芯片之间的应力分布的差异也提出了一种可以是基本为0MPa的结构,交错的布线结构降低了通孔的连接结构中的局部残余应力。它是有效的它是有效的,并且进一步形成凹凸直接F的#u材料的低弹性速率也表明它在抑制局部残余应力的发生方面是有效的。,从实现高可靠性和高性能ISI的事实中,澄清说,这是一种最佳的建筑,以减少残余应力。

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