...
机译:乘法器设计中的速功率优化的新型CMOS多位计数器
Department of ECE Dr. B. C. Roy Engineering College;
Department of ECE Bengal College of Engineering;
Department EEE BITS Pilani-Goa Campus;
Department EEE BITS Pilani-Goa Campus;
Corner analysis; Column-Compression (CC) multiplier; Decomposition logic; Multi-bit counter; Power-Delay-Product (PDP); Redundant Carry Generator (RCG);
机译:乘法器设计中的速功率优化的新型CMOS多位计数器
机译:通过使用CMOS技术中改进的列压缩树和优化的最终加法器来改善乘法器设计
机译:连续时间Delta-Sigma调制器应用的高速CMOS多位量化器设计
机译:基于5:3计数器的并行CMOS 2的补码乘法器
机译:65nm RF CMOS中毫米波倍频器的设计与实现。
机译:更正:具有单片集成3D忆阻器交叉开关/ CMOS混合电路的乘法引擎
机译:使用CMOS / GDI技术进行信号处理的Braun乘法器的设计与分析