テストパターン数削減のためのRTL テストポイント挿入法

摘要

VLSI のテストコスト削減のため，テストポイント挿入を用いたテストパターン数削減法が提案されている．ゲートレベルにおけるテストポイント挿入法は，ゲート数が膨大であるため，テストポイント挿入箇所の特定に膨大な時間を要する．また，MUX などの付加により，論理合成で実行したタイミングの最適性を損失する可能性がある．したがって，RTL でのテストポイント挿入法が必要とされる．本論文ではスキャンテストを対象として，RTL テストポイント挿入を用いた演算器のテスト並列化のためのテストレジスタ割当て手法を提案する．また，その動作を保証するためのコントローラ拡大法を提案する．実験では，高位合成のベンチマーク回路に対して提案するテストレジスタ割当て手法とコントローラ拡大法を組み合わせて適用した結果，平均約17%のテストパターン数が削減されることを示す．