誘導負荷電流のFETスイッチング回路でのサージノイズとターンオフ損失の抑圧

摘要

誘導性負荷電流をFETでスイッチングするときに発生するサージノイズとFETでのターンオフ損失を抑圧する回路について述べる。 筆者らは、通電電流をスイッチングするFETに並列に、過渡電流スイッチ回路（ダイオードとFETとコンデンサの直列接続）を配置し、動作に時間差をつける回路を提案している。 この回路にターンオフ時の過渡電流を流すことによって、誘導負荷での電流変化を緩やかにして、サージノイズの電圧上昇を抑える。 また通電FETのターンオフ時の電圧上昇を抑えて通電電流を遮断できるので、ターンオフ損失を抑圧することが出来る。 本研究では、まず単純なコイルでSpiceを用いた等価回路解析と実験結果とを対応して、サージや損失低減への過渡電流スイッチ回路の有効性を確認した。