順序回路のソフトエラー率解析手法の非明示的列挙による高速化について

摘要

中性子線などの影響で論理回路中の論理値に一時的な誤りが発生することをソフトエラーと呼ぶ．順序回路中において論理素子やフリップフロップで発生したソフトエラーが外部出力まで伝搬する確率を計算するためには順序回路が実現している有限状態機械を解析する必要があり，単純な方法では多くの計算量を必要とする．本稿では順序回路の等価性検証で用いられる，2分決定グラフを用いた非明示的列挙手法を応用して高速に順序回路のソフトエラー耐性を評価する手法について述べる．