順序回路におけるソフトエラーの論理マスク効果の効率的な解析手法について

摘要

Analyzing logic masking effects is an important key to evaluate soft error tolerance of sequential circuits. Logic masking effects in sequential circuits can be analyzed with employing fault simulation. Almost all existing fault simulators, however, are not efficient for logic masking analysis of soft errors in sequential circuits, because they are originally designed for automatic test pattern generation which assumes stack-at faults while soft errors are transient. This paper presents an acceleration technique of fault simulation for logic masking analysis of soft errors in sequential circuits. Experimental results show that the algorithm employing the proposed technique runs about 3 ~ 14 times faster than the original fault simulator.%順序回路のソフトエラー耐性を評価するための重要な要素技術の1つに，論理マスク効果の解析がある．テストパタンを自動生成する際に用いられる故障シミュレーションを応用することで，順序回路の論理マスク効果を解析できる．しかしながら，既存の故障シミュレーションのアルゴリズムの多くは縮退故障をモデルとして設計されているため，ソフトエラーのような一時的なエラーをモデルとする場合には十分に効率的であるとは言えず，大規模な回路の解析に多大な時間を要するという問題がある．本稿では，順序回路におけるソフトエラーの論理マスク効果の解析を目的とした故障シミュレーションの高速化技術を提案する．実験の結果，従来の故障シミュレーションを用いたプログラムと比較して，高速化した故障シミュレーションを用いたプログラムはおよそ3～14倍高速に論理マスク効果の解析を行うことを確認した．