回路分割機構付き高位合成ツールによる分割回路の検証手法

摘要

近年，従来の回路設計に用いられてきたHDLに替わり，高位合成ツールの活用に注目が集まっている．しかし，複雑なアルゴリズムをハードウェア化する際に，合成回路が大規模化する場合やシミュレーション時間が膨大となる場合がある．そこで，複数FPGAに対する分割実装が用いられるが，FPGAの回路規模やI／Oブロック数による制約が問題となり，検証環境の構築は容易ではない．本研究では，高位合成ツールの合成回路を部分回路に分割し，回路検証用のラッパーを生成することで，部分回路単位での検証を可能とする．高位合成ツールを用いて，FFT を実行するプログラムを合成し，回路分割機構により分割した．各部分回路は，シミュレーションおよびFPGA上で動作検証を行い，正常に動作することを確認した．