CMOS LSIにおけるCu配線のストレスボイディング現象－Via直下に出来るストレスボイドと配線レイアウトとの関係

摘要

ダマシンCu配線技術は、かつてAl配線で経験したストレスポイデイング(Stress-Induced Volding，SIV)によるオープン不良という問題に直面している。 デュアルダマシン構造のCu配線においてはVia中にボイドが出来る場合とVia直下にボイドが出来る場合の二つのモードがあり、現象把握、機構解明とプロセスインテグレーションの最適化が進められている。 しかしながら、この問題はプロセスの改善のみならずデザインの最適化も必要である。 本報告は、Via直下に形成されるストレスボイドに関して、ボイドの発生·成長の現象を把握し、配線レイアウトの観点からCMOS設計に考慮すべきポイントについて述べると同時に、プロセスとして抑えるべきポイントを提案する。