適応型リファレンス電圧生成回路を用いた1T1MTJ STT-MRAMセルアレイ設計

摘要

高密度1T-1MTJ STT-MRAM実現に最適な，高ばらつき耐性·高動作マージンリファレンス電圧（Vref）生成回路，および同回路を用いたセルアレイ設計法を開発した．Vref生成回路開発に先立ち，まず1-kbit STT-MRAM テストチップのメモリセル特性ばらつきを測定した．続いてその測定結果に基づき，Vref生成回路およびセルアレイ設計法を提案した．Monte CarloシミュレーションによりこのVref生成回路による読み出し信号電圧マージンを評価した結果，新提案の回路は従来のVref生成回路より信号電圧マージンが50%優れることがわかった．