3次元型トランジスタFinFETによるLSIの高密度設計法 : CMOSセルライブラリを用いたパターン面積の縮小効果の検討

摘要

3次元型トランジスタを用いたシステムLSI設計法、特に素子領域のパターン面積の縮小効果について検討した(検討したモチーフはNAND,NOR等の基本回路とテーパ型バッファ回路)。 この検討により、FinFETを用いることでパターン面積が大幅に削減できる可能性が有ることがわかった。 そこで、CMOSセルライブラリへ"平面型+FinFET型"方式を適用し、側壁チャネル幅を最適化することにより、動作速度、消費電力等の性能を犠牲にする事無くシステムLSIの素子領域のパターン面積を従来の平面型の場合の約40%に縮小できることを示した。 今後設計上の幾つかの検討項目を解決することにより、"平面型+FinFET型"方式は将来のシステムLSI実現の有力な候補になる。