カラムアクセス8.4ns,1.6Gbspデータ転送を実現する512M DDR3 SDRAMのデータ転送回路技術の開発

久保内修一; 藤澤宏樹; 黒木浩二; 西岡直久; 利穂吾郎; 野田浩正; 藤井勇; 余公秀之; 瀧下隆治; 伊藤孝洋; 田中均; 中村正行; Shuichi KUBOUCHI; Hiroki FUJISAWA; Koji KUROKI; Naohisa NISHIOKA; Yoshiro RIHO; Hiromasa NODA; Isamu FUJII; Hideyuki YOKO; Ryuuji TAKISHITA; Takahiro ITO; Hitoshi TANAKA; Masayuki NAKAMURA

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カラムアクセス8.4ns,1.6Gbspデータ転送を実現する512M DDR3 SDRAMのデータ転送回路技術の開発

机译：面向512M DDR3 SDRAM的数据传输电路技术的开发，实现了8.4ns，1.6Gbsp列访问的数据传输

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DDR3 SDRAMにおいて1.6Gbpsデータ転送を実現するため，2つの回路技術を開発した．(1)メモリアレイから同時に読み出した8ビットのデータを4ビットずつ時分割にGIO線を転送する擬似4ビットプリフェッチGIO線転送方式により，カラムアクセス時間を11.3nsから8.13nsに短縮した．(2)外部クロックを2分周した2相クロックで制御するレーテンシカウンタ回路により，最小クロックサイクル時間を1.7nsから1.2nsに短縮した．本技術を採用した512M DDR3 SDRAMにおいて，CL7で1.67Gbpsの高速データ転送を実現した．

机译：我们已经开发了两种电路技术来实现DDR3 SDRAM中的1.6 Gbps数据传输。（1）通过伪4位预取GIO线传输方法，将同时从存储阵列读取的8位数据以4位时分方式传输到GIO线，从而将列访问时间从11.3ns缩短至8.13ns。（2）通过延迟计数器电路将最小时钟周期时间从1.7 ns缩短至1.2 ns，该延迟计数器电路通过将两相时钟除以2来控制外部时钟。在采用该技术的512M DDR3 SDRAM中，我们使用CL7实现了1.67Gbps的高速数据传输。

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来源
《電子情報通信学会技術研究報告. 集積回路. Integrated Circuits and Devices》 |2006年第2期|共6页
作者
久保内修一; 藤澤宏樹; 黒木浩二; 西岡直久; 利穂吾郎; 野田浩正; 藤井勇; 余公秀之; 瀧下隆治; 伊藤孝洋; 田中均; 中村正行; Shuichi KUBOUCHI; Hiroki FUJISAWA; Koji KUROKI; Naohisa NISHIOKA; Yoshiro RIHO; Hiromasa NODA; Isamu FUJII; Hideyuki YOKO; Ryuuji TAKISHITA; Takahiro ITO; Hitoshi TANAKA; Masayuki NAKAMURA;
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作者单位

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收录信息
原文格式 PDF
正文语种 jpn
中图分类微电子学、集成电路（IC）;
关键词
DRAM; Double Data Rate 1 (DDR1); DDR2; DDR3; Prefetch; Latency; Counter; SDRAM; CMOS;

机译：DRAM;双倍数据速率1（DDR1）;DDR2;DDR3;预取;延迟;计数器;SDRAM;CMOS;

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