タイムインタリーブADCの高速化と小面積化を両立させるデジタル補正技術

摘要

通信速度とデータレートの増加に伴い，無線通信用ICのアナログデジタル変換回路（ADC）の高速化が強く求められている。これを実現する有力な手法として，複数のADCを並列動作させて高速化を図るタイムインタリーブADC（TI-ADC）が注目されている。しかし，半導体製造時に生じるADCの性能ばらつきがTI-ADCの性能を劣化させるため，これを補正する大規模なハードウェアが必要となり，製造コストが増大するという課題があった。今回東芝は，従来と同等の補正精度を維持しつつ，デジタル補正回路のハードウェア量を大幅に削減して小型化できる新たな補正技術を開発した。ADCのばらつきでデジタル出力信号に高調波が発生することに着目し，発生した高調波成分だけを抽出してデジタル出力信号から減じることで高調波をキャンセルする手法である。次世代無線通信用ICへの応用として，分解能が10ビットでTI数が4の10ビット4TI-ADCについて，この手法をシミュレーションで検証し，デジタル補正回路のハードウェア量を約80％削減できることを実証した。