第一世代DSPによるTOPS DSP向け並列アーキテクチャの構築

摘要

超並列DSPアーキテクチャの利点とこの利点を活用した超並列DSP[1]、[2]をFPGAにより実現した。 プログラム可能なDSPでは、多くの分岐条件やジャンプがある場合、パイプラインやVLIWによる高速化を行うと、無駄なNOP命令を大量に発生する。 これは効率を悪くするため、消費電力的に不利である。 よって、パイプラインを用いていないDSPで超並列アーキテクチャを考える。 まず、第一世代のDSPを当時のクロックのままFPGA(Virtex4)で実現した。 但し、最近のLSIでは、電源電圧は熱雑音等により1V以下には出来ない。 また、FPGA化した超並列DSPは、パイプライン化しなくても動作周波数として余裕がある。このため、クロック周波数を3倍に上げる。 この結果、第一世代DSPを約300個相当実現できた。