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IEEE International High Level Design Validation and Test Workshop
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1.
IP-XACT based system level mutation testing
机译:
基于IP-Xact的系统级突变测试
作者:
Xie Tao
;
Mueller Wolfgang
;
Letombe Florian
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
关键词:
IP reuse;
IP-XACT;
SoC verification;
mutation testing;
2.
SAT-based techniques for determining backbones for post-silicon fault localisation
机译:
基于SAT的技术,用于确定硅后故障定位的骨干
作者:
Zhu Charlie Shucheng
;
Weissenbacher Georg
;
Sethi Divjyot
;
Malik Sharad
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
3.
A scalable hybrid verification system based on HDL slicing
机译:
基于HDL切片的可扩展混合验证系统
作者:
Banerjee Somnath
;
Gupta Tushar
;
Jain Saurabh
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
关键词:
Emulation;
HDL Slicing;
Scalability;
Simulation;
4.
Modular equivalence verification of polynomial datapaths with multiple word-length operands
机译:
多项式DataPath的模块化等价验证多个单词长度操作数
作者:
Alizadeh Bijan
;
Fujita Masahiro
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
5.
Formal verification guided automatic design error diagnosis and correction of complex processors
机译:
正式验证引导自动设计错误诊断和复杂处理器的校正
作者:
Gharehbaghi Amir Masoud
;
Fujita Masahiro
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
关键词:
design error diagnosis and correction (DEDC);
formal verification;
micro architecture debugging;
microprocessor;
6.
UNIVERCM: The UNIversal VERsatile computational model for heterogeneous embedded system design
机译:
Univercm:异构嵌入式系统设计的通用多功能计算模型
作者:
Di Guglielm Luigi
;
Fummi Franco
;
Pravadelli Graziano
;
Stefanni Francesco
;
Vinco Sara
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
7.
Interactive presentation abstract: Assertion-based verification in embedded-software design
机译:
互动演示摘要:嵌入式软件设计中基于断言的验证
作者:
Di Guglielmo Giuseppe
;
Di Guglielmo Luigi
;
Fummi Franco
;
Pravadelli Graziano
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
8.
Causality analysis of synchronous programs with refined clocks
机译:
具有精制时钟的同步节目的因果关系分析
作者:
Gemunde Mike
;
Brandt Jens
;
Schneider Klaus
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
9.
Automatic generation of transducer models for multicore system design
机译:
多核系统设计的自动生成换能器模型
作者:
Cho Hansu
;
Abdi Samar
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
关键词:
Communication architecture;
Multicore system design;
System level modeling;
10.
Verification of composite Galois field multipliers over GF ((2m)n) using computer algebra techniques
机译:
使用计算机代数技术验证通过GF((2 m sup>) n sup>)的复合Galois字段乘数
作者:
Lv Jinpeng
;
Kalla Priyank
;
Enescu Florian
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
11.
Utilizing GPGPUs for design validation with a modified Ant Colony Optimization
机译:
利用GPGPUS进行改进的蚁群优化设计验证
作者:
Li Min
;
Gent Kelson
;
Hsiao Michael S.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
关键词:
Ant Colony Optimization;
Compute Unified Device Architecture (CUDA);
Design Validation;
General Purpose Computation on Graphics Processing Unit (GPGPU);
Single Instruction Multiple Threads (SIMT);
12.
Sufficiency-based filtering of invariants for Sequential Equivalence Checking
机译:
基于充足的顺序等效检查的不变量的过滤
作者:
Hu Wei
;
Nguyen Huy
;
Hsiao Michael S.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
关键词:
Inductive Invariants;
Sequential Equivalence Checking;
Sufficiency-based Filter;
13.
Towards scalable utilization of embedded manycores in throughput-sensitive applications
机译:
遍及吞吐量敏感应用中嵌入式Monycores的可扩展利用
作者:
Hashemi Matin
;
Ghiasi Soheil
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
14.
Using SystemVerilog assertions to relate non-cycle-accurate to cycle-accurate designs
机译:
使用SystemVerilog断言将非周期准确到循环准确的设计
作者:
Eveking Hans
;
Dornes Tobias
;
Schweikert Martin
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2011年
关键词:
SystemVerilog;
assertion;
cycle-accurate;
non-cycle-accurate;
register-transfer-level;
temporal abstraction;
transaction-level;
15.
A Case Study of Time-Multiplexed Assertion Checking for Post-Silicon Debugging
机译:
后硅调试时间多路复用断言检查的案例研究
作者:
Ming Gao
;
Kwang-Ting (Tim) Cheng
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
关键词:
Assertion checker;
Post-silicon validation;
Time-multiplexed;
Design for debug;
16.
Automated synthesis of EDACs for FLASH Memories with User-Selectable Correction Capability
机译:
具有用户可选择的校正能力的闪存自动合成EDACS
作者:
Maurizio CARAMIA
;
Michele FABIANO
;
Andrea MIELE
;
Roberto PIAZZA
;
Paolo PRINETTO
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
17.
HIFSuite: Tools for HDL Code Conversion and Manipulation
机译:
HIFSUITE:用于HDL码转换和操作的工具
作者:
Nicola Bombieri
;
Giuseppe Di Guglielmo
;
Luigi Di Guglielmo
;
Michele Ferrari
;
Franco Fummi
;
Graziano Pravadelli
;
Francesco Stefanni
;
Alessandro Venturelli
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
18.
Analysis of Range and Precision for Fixed-Point Linear Arithmetic Circuits with Feedbacks
机译:
具有反馈的固定点线性算术电路的范围和精度分析
作者:
O. Sarbishei
;
Y. Pang
;
K. Radecka
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
19.
Automatic Synthesis of OSCI TLM-2.0 Models into RTL Bus-based IPs
机译:
将OSCI TLM-2.0模型自动合成RTL总线IPS中的IPS
作者:
Nicola Bombieri
;
Franco Fummi
;
Valerio Guarnieri
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
20.
An Ontology and Constraint Based Approach to Cache Preloading
机译:
基于本体和约束的缓存预加载方法
作者:
Rajiv Bhatia
;
Eyal Bin
;
Eitan Marcus
;
Gil Shurek
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
21.
Obtaining consistent global state dumps to interactively debug systems on chip with multiple clocks
机译:
获取一致的全局状态转储到具有多个时钟的芯片上的交互式调试系统
作者:
Bart Vermeulen
;
Kees Goossens
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
22.
The Relationship of Code Coverage Metrics on High-level and RTL Code
机译:
代码覆盖指标对高级和RTL代码的关系
作者:
John Sanguinetti
;
Eugene Zhang
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
23.
An Improvement in Decomposed Reachability Analysis for Symbolic Model Checking
机译:
符号模型检查分解性分析的改进
作者:
Nicholas Donataccio
;
Hao Zheng
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
24.
ESL Design and Multi-Core Validation using the System-on-Chip Environment
机译:
ESL设计和多核验证使用系统片内环境
作者:
Weiwei Chen
;
Xu Han
;
Rainer Domer
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
25.
Verification of Real-Time Properties for Hardware-Dependent Software
机译:
验证硬件依赖软件的实时属性
作者:
Wolfgang Mueller
;
Maicio F. da S. Oliveira
;
Henning Zabel
;
Markus Becker
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
关键词:
Verification;
PSL;
SystemC;
Real-Time Systems;
26.
Retiming Arithmetic Datapaths using Timed Taylor Expansion Diagrams
机译:
使用定时泰勒展开图来重新定向算术数据路径
作者:
Daniel Gomez-Prado
;
Dusung Kim
;
Maciej Ciesielski
;
Emmanuel Boutillon
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
27.
Semi-Formal Functional Verification by EFSM traversing via NuSMV
机译:
EFSM通过NUSMV遍历的半正式功能验证
作者:
Giuseppe Di Guglielmo
;
Franco Fummi
;
Graziano Pravadelli
;
Stefano Soffia
;
Marco Roveri
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
28.
Utility of Transaction-Level Hardware Models in Refinement Checking
机译:
交易级硬件模型在细化检查中的效用
作者:
Yogesh Mahajan
;
Sharad Malik
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
29.
Coverage Metrics for Verification of Concurrent SystemC Designs Using Mutation Testing
机译:
使用突变测试验证并发系统设计的覆盖度量标准
作者:
Alper Sen
;
Magdy S. Abadir
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
30.
Automatic Generation of Host-Compiled Timed TLMs for High Level Design
机译:
自动生成高级设计的主机编译定时TLMS
作者:
Samar Abdi
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
关键词:
Transaction level models;
Host-compiled simulation;
31.
Clock Domain Verification Challenges and Scalable Solutions
机译:
时钟域验证挑战和可扩展解决方案
作者:
Pranav Ashar
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
32.
Quick Formal Modeling of Communication Fabrics to Enable Verification
机译:
快速正式建模通信面料以实现验证
作者:
Satrajit Chatterjee
;
Michael Kishinevsky
;
Umit Y. Ogras
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
33.
Towards Analyzing Functional Coverage in SystemC TLM Property Checking
机译:
朝来分析SystemC TLM财产检查的功能覆盖
作者:
Hoang M. Le
;
Daniel GroBe
;
Rolf Drechsler
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
34.
Model Reduction Techniques for the Formal Verification of Hardware dependent Software
机译:
硬件依赖软件正式验证的模型减少技术
作者:
Wolfgang Ecker
;
Volkan Esen
;
RainerFindenig
;
Thomas Steininger
;
Michael Velten
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
关键词:
Formal Verification;
Correctness of Assembly Programs;
Control Flow Analysis;
Cycle Accurate Modeling;
Cycle Optimized Modeling;
35.
ESL flows are enabled by High-level Synthesis with Universality
机译:
ESL流通过高级合成具有普遍性的
作者:
Rishiyur S. Nikhil
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
36.
Fast and Accurate UML State Chart Modeling Using TLM~+ Control Flow abstraction
机译:
使用TLM〜+控制流抽象快速准确的UML状态图建模
作者:
Rainer Findenig
;
Thomas Leitner
;
Michael Velten
;
Wolfgang Ecker
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
37.
Static analysis of deadends in SVA constraints
机译:
SVA限制中死亡的静态分析
作者:
Ashvin Dsouza
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
38.
System Level Simulation Guided Approach to Improve the Efficacy of Clock-gating
机译:
系统级仿真引导方法提高时钟门控的效果
作者:
Sumit Ahuja
;
Wei Zhang
;
Sandeep K. Shukla
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
39.
State Space Reductions for Scalable Verification of Asynchronous Designs
机译:
异步验证异步设计的状态空间减少
作者:
Haiqiong Yao
;
Hao Zheng
;
Chris J. Myers
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2010年
40.
Panel: Software practices for verification/testbench management
机译:
面板:用于验证/测试台管理的软件实践
作者:
Verma Shireesh
;
Atluri Srinath
;
Bertacco Valeria
;
Glasser Mark
;
Gopalan Badri
;
Rosenberg Sharon
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
41.
Panel: SoC power management implications on validation and testing
机译:
小组:SOC电力管理对验证和测试的影响
作者:
Kapoor Bhanu
;
Goodenough John
;
Hemmady Shankar
;
Verma Shireesh
;
dAbreu Manuel A.
;
Roy Kaushik
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
42.
Timing verification of distributed network systems at higher levels of abstraction
机译:
更高级别抽象中分布式网络系统的时序验证
作者:
Hatefi-Ardakani Hassan
;
Gharehbaghi Amir Masoud
;
Hessabi Shaahin
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
43.
A HW/SW co-simulation framework for the verification of multi-CPU systems
机译:
用于验证多CPU系统的HW / SW共仿框架
作者:
Cordibella S.
;
Fummi F.
;
Perbellini G.
;
Quaglia D.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
44.
Janus: A novel use of Formal Verification for targeted behavioral equivalence
机译:
Janus:一种新颖的使用正式验证针对目标行为等价
作者:
Math Prakash
;
Hoenig David
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
45.
A method for hunting bugs that occur due to system conflicts
机译:
一种捕猎由于系统冲突而发生的错误的方法
作者:
Geist Daniel
;
Vaida Oded
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
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2008年
46.
Multi-level Bounded Model Checking to detect bugs beyond the bound
机译:
多级有界模型检查以检测绑定超出界限的错误
作者:
Tasuku Nishihara
;
Takeshi Matsumoto
;
Masahiro Fujita
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
47.
On Chip Instrument application to SoC analysis
机译:
关于SOC分析的芯片仪器应用
作者:
Stollon Neal
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
48.
IC design and verification approach at Ember
机译:
Ember的IC设计和验证方法
作者:
LeFort Robert
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
49.
In-system silicon validation using a reconfigurable platform
机译:
使用可重构平台的系统内芯片验证
作者:
Abramovici Miron
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
50.
High-level vulnerability over space and time to insidious soft errors
机译:
高级别漏洞空间和时间隐蔽柔和的错误
作者:
Zick Kenneth M.
;
Hayes John P.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
51.
On dynamic switching of navigation for semi-formal design validation
机译:
关于半正式设计验证的动态切换
作者:
Parikh Ankur
;
Hsiao Michael S.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
52.
Functional testing approaches for #x201C;BIFST-able#x201D; tlm_fifo
机译:
“Bifst-Beable”TLM_FIFO的功能测试方法
作者:
Alemzadeh H.
;
Navabi Z.
;
Di Carlo S.
;
Scionti A.
;
Prinetto P.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
关键词:
Design for Testability (DFT);
Functional Testing;
System Level Design;
System Test;
Transaction Level Modeling (TLM);
53.
Automating defects simulation and fault modeling for SRAMs
机译:
SRAM的自动化缺陷仿真和故障建模
作者:
Di Carlo Stefano
;
Prinetto Paolo
;
Scionti Alberto
;
Al-Ars Zaid
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
54.
Test slice difference technique for low power encoding
机译:
试验切片差算法低功率编码
作者:
Li Wei-Lin
;
Chen Tsung-Tang
;
Wu Po-Han
;
Rau Jiann-Chyi
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
关键词:
Design for Testability;
Low power testing;
Test data compression;
55.
Injecting intermittent faults for the dependability validation of commercial microcontrollers
机译:
为商业微控制器的可靠性验证注入间歇性故障
作者:
Gil D.
;
Saiz L.J.
;
Gracia J.
;
Baraza J.C.
;
Gil P.J.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
56.
Proving and disproving assertion rewrite rules with automated theorem provers
机译:
通过自动定理普罗维者证明和歧视断言重写规则
作者:
Morin-Allory Katell
;
Boule Marc
;
Borrione Dominique
;
Zilic Zeljko
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
57.
Positioning test-benches and test-programs in interaction-oriented system-on-chip verification
机译:
定位测试台和测试程序在相互作用的片上芯片验证中
作者:
Xu Xiaoxi
;
Lim Cheng-Chew
;
Liebelt Michael
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
58.
Test and validation of a non-deterministic system #x2014; True Random Number Generator
机译:
非确定性系统的测试和验证 - 真随机数发生器
作者:
Udawatta Kapila
;
Ehsanian Mehdi
;
Maidanov Sergey
;
Musunuri Surya
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
59.
Optimized coverage-directed random simulation
机译:
优化的覆盖 - 定向随机模拟
作者:
Ugarte I.
;
Sanchez P.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
关键词:
Semi-formal technique;
functional coverage;
random-based simulation;
solver;
60.
IBM system z functional and performance verification using X-Gen
机译:
IBM系统Z使用X-Gen的功能和性能验证
作者:
Schober Torsten
;
Hoppe Bodo
;
Landa Shimon
;
Morad Ronny
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
61.
The role of parallel simulation in functional verification
机译:
并行仿真在功能验证中的作用
作者:
Guglielmo Giuseppe Di
;
Fummi Franco
;
Hampton Mark
;
Pravadelli Graziano
;
Stefanni Francesco
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
62.
Temporal parallel gate-level timing simulation
机译:
时间并行栅极级定时仿真
作者:
Kim Dusung
;
Ciesielski Maciej
;
Kyuho Shim
;
Seiyang Yang
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
63.
Special session - What#x2019;s so intelligent about testbenches?
机译:
特别会议 - 测试台上有什么聪明的聪明?
作者:
Ziv Avi
;
Wilson Chris
;
Hamid Adnan
;
Grosse Joerg
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
64.
Applications of decorator and observer design patterns in functional verification
机译:
装饰器和观察者设计模式在功能验证中的应用
作者:
Karimi Farzin
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
65.
Evaluation of an efficient control-oriented coverage metric
机译:
评估有效的控制定向覆盖度量
作者:
Ramineni Kiran
;
Verma Shireesh
;
Harris Ian G.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2008年
66.
Post-silicon verification methodology on Sun#x2019;s UItraSPARC T2
机译:
Sun UltraSparc T2上硅后核验证方法
作者:
Kumar J.
;
Ahlschlager C.
;
Isberg P.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
formal verification;
logic simulation;
logic testing;
microprocessor chips;
HW emulation;
RTL failure;
RTL fix;
Sun Ultra SPARC T2 microprocessor;
formal verification;
post-silicon verification methodology;
simulation technology;
67.
Intel's Post Silicon Functional Validation Approach
机译:
英特尔的后硅功能验证方法
作者:
Bojan Tommy
;
Frumkin Igor
;
Mauri Robert
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
68.
FFT Compiler: from math to efficient hardware HLDVT invited short paper
机译:
FFT编译器:从数学到高效的硬件HLDVT邀请短文
作者:
Milder P.A.
;
Franchetti F.
;
Hoe J.C.
;
Puschel M.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
discrete Fourier transforms;
hardware description languages;
mathematics computing;
matrix algebra;
optimising compilers;
FFT compiler;
discrete Fourier transform hardware implementation;
mathematical specification;
matrix formula input language;
synthesizable Ve;
69.
Transactors for parallel hardware and software co-design
机译:
并行硬件和软件共同设计的交流转换器
作者:
Asanovic K.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
embedded systems;
hardware-software codesign;
logic design;
parallel processing;
concurrent activity;
guarded atomic commands;
higher-level design specifications;
large scale embedded systems;
parallel hardware and software co-design;
transactor model;
70.
Transactors for Parallel Hardware and Software Co-Design
机译:
并行硬件和软件共同设计的交流转换器
作者:
Krste Asanovic
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
71.
Automatic buffer sizing for rate-constrained KPN applications on multiprocessor system-on-chip
机译:
用于多处理器系统上的速率约束KPN应用的自动缓冲器尺寸
作者:
Eric Cheung
;
Hsieh H.
;
Balarin F.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
buffer storage;
embedded systems;
microprocessor chips;
multiprocessing systems;
parallel architectures;
system-on-chip;
MPEG-2 decoder;
bounded FIFO sizing;
embedded system design;
multiprocessor system-on-chip architecture;
offline automatic buffer sizing algori;
72.
An approach for computing the initial state for retimed synchronous sequential circuits
机译:
一种用于计算Retimed同步顺序电路初始状态的方法
作者:
Chabini N.
;
Wolf W.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
sequential circuits;
synchronisation;
initial state computation;
retimed circuit;
retimed synchronous sequential circuits;
synchronous monophase sequential circuits;
73.
Framework for fast and accurate performance simulation of multiprocessor systems
机译:
快速准确地仿真多处理器系统的框架
作者:
Cheung Eric
;
Hsieh Harry
;
Balarin Felice
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
74.
Automating the IEEE std. 1500 compliance verification for embedded cores
机译:
自动化IEEE STD。 1500嵌入式核心的合规性验证
作者:
Benso A.
;
Di Carlo S.
;
Prinetto P.
;
Bosio A.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
IEEE standards;
conformance testing;
embedded systems;
formal verification;
industrial property;
logic CAD;
logic testing;
system-on-chip;
IEEE 1500 standard;
IP provider;
SoC design;
compliance verification;
embedded core testing;
flexible hardware test wrapper arch;
75.
Automatic TLM generation for C-Based MPSoC design
机译:
基于C的MPSOC设计自动TLM生成
作者:
Lo L.L.C.Y.
;
Abdi S.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
application program interfaces;
automatic programming;
decoding;
hardware description languages;
multiprocessing systems;
system-on-chip;
API;
C-based MPSoC design;
C-code;
H.264;
MP3 decoder;
SystemC simulator;
graphical net-list;
transaction level model;
76.
Automatic error diagnosis and correction for RTL designs
机译:
RTL设计的自动诊断和校正
作者:
Kai-hui Chang
;
Wagner I.
;
Bertacco V.
;
Markov I.L.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
circuit CAD;
fault diagnosis;
logic CAD;
program verification;
ad-hoc manual effort;
automatic error diagnosis;
error correction;
functional error-detection process;
register-transfer level design verification;
scalable error-repair algorithm;
77.
Bridging RTL and gate: correlating different levels of abstraction for design debugging
机译:
桥接RTL和Gate:关联不同水平的抽象,用于设计调试
作者:
Cheung E.
;
Xi Chen
;
Furshing Tsai
;
Yu-Chin Hsu
;
Hsieh H.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
high level synthesis;
logic testing;
RTL reference model;
gate-level design debugging;
gate-level design verification;
logic optimizations;
logic synthesis transformations;
register-transfer-level model;
78.
Model-driven test generation for system level validation
机译:
系统级验证的模型驱动测试生成
作者:
Mathaikutty Deepak A.
;
Sumit Ahuja
;
Ajit Dingankar
;
Sandeep Shukla
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
79.
A novel formal approach to generate high-level test vectors without ILP and SAT solvers
机译:
一种新的正式方法,可以在没有ILP和SAT求解器的情况下产生高级测试向量
作者:
Alizadeh Bijan
;
Fujita Masahiro
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
Behavioral Test Generation;
Canonical Representation;
Hardware/Software Co-validation;
High-level Synthesis;
Hybrid Representation;
80.
Bridging RTL and gate: correlating different levels of abstraction for design debugging
机译:
桥接RTL和Gate:关联不同水平的抽象,用于设计调试
作者:
Eric Cheung
;
Xi Chen
;
Furshing Tsai
;
Yu-Chin Hsu
;
Harry Hsieh
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
81.
AME: an abstract middleware environment for validating networked embedded systems applications
机译:
AME:用于验证网络嵌入式系统应用程序的抽象中间件环境
作者:
Fummi F.
;
Perbellini G.
;
Quaglia D.
;
Vinco S.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
82.
Towards RTL test generation from SystemC TLM specifications
机译:
从SystemC TLM规范到RTL测试生成
作者:
Mingsong Chen
;
Prabhat Mishra
;
Dhrubajyoti Kalita
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
83.
Hierarchical cache coherence protocol verification one level at a time through assume guarantee
机译:
分层高速缓存同时协调协议一次验证一个级别假设保证
作者:
Xiaofang Chen
;
Yu Yang
;
Delisi Michael
;
Ching-Tsun Chou
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
84.
Validating the dependability of embedded systems through fault injection by means of loadable kernel modules
机译:
通过可加载的内核模块通过故障注入验证嵌入式系统的可靠性
作者:
Murciano M.
;
Violante M.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
embedded systems;
safety-critical software;
virtual prototyping;
dependability analysis;
embedded systems;
fault injection;
hardware availability;
hardware virtualization;
loadable kernel modules;
mission-critical applications;
safety-critical applications;
virtual;
85.
Validating the dependability of embedded systems through fault injection by means of loadable kernel modules
机译:
通过可加载的内核模块通过故障注入验证嵌入式系统的可靠性
作者:
Murciano Marco
;
Violante Massimo
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
86.
Improving feasible interactions among multiple processes
机译:
改善多个过程之间的可行性相互作用
作者:
Ramineni Kiran
;
Harris Ian G.
;
Verma Shireesh
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
87.
Formal model construction using HDL simulation semantics
机译:
使用HDL仿真语义的正式模型施工
作者:
Buck Joseph
;
Wang Dong
;
Zhu Yunshan
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
HDL simulation semantics;
symbolic simulation;
transaction level equivalence checking;
88.
Coverage-directed test generation through automatic constraint extraction
机译:
通过自动约束提取的覆盖导向试验
作者:
Onur Guzey
;
Wang Li-C.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
89.
Improving feasible interactions among multiple processes
机译:
改善多个过程之间的可行性相互作用
作者:
Ramineni K.
;
Harris I.G.
;
Verma S.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
program testing;
program verification;
constraint satisfaction programming solving engine;
hierarchical testing;
multiple processes;
processes interactions;
verification process;
90.
Reliable network-on-chip based on generalized de Bruijn graph
机译:
基于通用的De Bruijn图形的可靠网络
作者:
Hosseinabady M.
;
Kakoee M.R.
;
Mathew J.
;
Pradhan D.K.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
graph theory;
logic design;
network routing;
network topology;
network-on-chip;
NoC architectures;
NoC design;
energy consumption;
generalized de Bruijn graph;
network topology;
network-on-chip;
reliable routing algorithm;
91.
Circuit design and verication with Esterel v7 and Esterel Studio
机译:
电路设计与验证Esterel V7和Esterel Studio
作者:
Berry G.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
circuit CAD;
formal verification;
hardware-software codesign;
Esterel Studio tool;
Esterel v7;
bus interface;
cache controller;
circuit design;
circuit verification;
control-intensive circuit;
formal verification;
hardware-software model generation;
high-level behav;
92.
Intel#x2019;s Post Silicon functional validation approach
机译:
英特尔的后硅功能验证方法
作者:
Tommy Bojan
;
Igor Frumkin
;
Robert Mauri
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
93.
Intel#x2019;s Post Silicon functional validation approach
机译:
英特尔的后硅功能验证方法
作者:
Tommy B.
;
Igor F.
;
Robert M.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
formal verification;
logic design;
logic testing;
microprocessor chips;
CPU generation;
Intel Corporation;
complex architecture;
corner-case bugs;
post silicon functional validation;
product quality;
silicon debug environment;
94.
Challenges in post-silicon verification of IBM#x2019;s Cell/B.E. and other game processors
机译:
IBM Cell / B.E后硅核查后的挑战。和其他游戏处理器
作者:
Kapoor S.
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
logic testing;
microprocessor chips;
multi-threading;
system-on-chip;
IBM''s Cell/B.E;
ILP wall;
SOC;
game processor;
memory wall;
multithreading;
post-silicon verification;
power wall;
processor verification;
ABIST;
Blue Gene-P;
Broadway;
CPU;
Cache Coherency;
CellB.E.amp;
#;
95.
Challenges in post-silicon verification of IBM#x2019;s Cell/B.E. and other game processors
机译:
IBM Cell / B.E后硅核查后的挑战。和其他游戏处理器
作者:
Kapoor Shakti
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
ABIST;
Blue Gene-P;
Broadway;
CPU;
Cache Coherency;
CellB.E.amp;
#x2122;
Controller;
DMA;
DRAM;
FPU;
LBIST;
LPAR;
MFC;
NUMA;
PLAYSTATIONamp;
#x00AE;
3;
PPE;
Post;
Post Execution Error Checking;
SIMD;
SPE;
Silicon Verification;
Simultaneous Multithreading;
TLB;
Xbox 360amp;
#x2122;
96.
Bug analysis and corresponding error models in real designs
机译:
真实设计中的错误分析和相应的错误模型
作者:
Tao Lv
;
Tong Xu
;
Yang Zhao
;
Huawei Li
;
Xiaowei Li
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
error models;
item-missing bugs;
simulation-based validation;
test generation;
97.
Functional coverage measurements and results in post-Silicon validation of Core#x2122;2 duo family
机译:
功能覆盖率测量和结果在核心™2 Duo系列后硅验证
作者:
Bojan Tommy
;
Aguilar Arreola Manuel
;
Shlomo Eran
;
Shachar Tal
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
98.
Bug analysis and corresponding error models in real designs
机译:
真实设计中的错误分析和相应的错误模型
作者:
Tao Lv
;
Tong Xu
;
Yang Zhao
;
Huawei Li
;
Xiaowei Li
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
error analysis;
industrial property;
microprocessor chips;
probability;
program debugging;
program verification;
wireless sensor networks;
AMBA interface;
bug analysis;
bug detection probability;
embedded processor;
item-missing error model;
microprocessor IP core;
r;
99.
Automatic generation of functional coverage models from CTL
机译:
从CTL自动生成功能覆盖模型
作者:
Verma S.
;
Harris I.G.
;
Ramineni K.
;
HLDVT
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2007年
关键词:
formal logic;
formal specification;
formal verification;
trees (mathematics);
CTL;
automatic generation;
computational tree logic;
formal specification;
formal verification design;
functional coverage model;
CTL;
Coverage Model;
Error Detection;
Functional Verificati;
100.
IChecker: An Efficient Checker for Inductive Invariants
机译:
iChecker:用于归纳不变的有效检查员
作者:
Feng Lu
;
K. T. Cheng
会议名称:
《IEEE International High Level Design Validation and Test Workshop》
|
2006年
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