机译:四个主要抖动源引起的延迟锁定环路的总抖动
Electrical Engineering Department, University of Mazandaran, Babolsar, Iran;
Delay-locked loop (DLL); jitter; phase noise; phase-locked loop (PLL); phase-locked loop (PLL).;
机译:估算不同抖动源对整个系统抖动的贡献
机译:锁定状态检测器的低抖动延迟锁环的分析与设计
机译:延迟锁定环中系统级ESD诱导抖动的测量与分析
机译:重新循环延迟锁定环中抖动峰值和抖动积累的分析
机译:耐抖动的数字延迟锁定环路和固定延迟线的设计和分析。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:具有可调范围CmOs延迟锁定环的亚皮秒抖动设计,适用于高速和低功耗应用